- 半带滤波器和插值滤波器是同一个东西么? (1篇回复)
- CF卡UDMA读写 (2篇回复)
- 于VHDL编译出错的问题,求解答呀 (0篇回复)
- 想用一个JTAG口编程两片相同的CPLD,可以按下面的方法做吗? (4篇回复)
- 刚做的板子弄得差不多了 (11篇回复)
- ALTERAL MAXII 开发板求资料。 (4篇回复)
- 请教个FPGA输入数据的同步时钟的约束问题? (1篇回复)
- 使用verilong代码写的工程,想生成bdf文件,看下模块图,不... (1篇回复)
- 关羽Xilinx SOPC的疑问,请求指导! (4篇回复)
- 我自己的FPGA系统图。 (3篇回复)
- verilog如何实现串行接收8位数据转换为16位,下面这样是否.... (12篇回复)
- PCB设计请教,请高手赐教。 (7篇回复)
- openrisc的OR1200开发板 (7篇回复)
- RS485转光纤中继器 (4篇回复)
- 4位的加法计数器,基础,大神求助! (0篇回复)
- 漫谈FPGA学习之路(三):开发应用 (5篇回复)
- 悲剧啊,装个qurtus 11,里面内置的eds,没有nios工程,这什.... (3篇回复)
- 双SDRAM的fpga板子制作,出问题,求助大神! (10篇回复)
- 关于FPGA的速度上限 (4篇回复)
- 关于往配置芯片里写其它数据(有人做过吗) (3篇回复)
- Lattice LC4256-75TN176C片子有人需要吗 (2篇回复)
- 有没有朋友谁给一个EDK用户约束文件教程? (2篇回复)
- Cyclone iv IO管脚容易烧坏 (12篇回复)
- xilinx 中调用modelsim出错,请大家帮忙看看提示的是啥 (3篇回复)
- FPGA引脚问题 (4篇回复)
- 求verilog串口程序解析? (3篇回复)
- 无法烧写程序到flash (2篇回复)
- 求教一下 Quartus II 下的一条关键警告 (6篇回复)
- quartus仿真问题求助 (0篇回复)
- FPGA的设计里面,添加时钟约束的工作量是不是占了50%? (7篇回复)
- 关于 fpga时钟分析延时问题,导线延时间 (1篇回复)
- FPGA中某个信号如1m时钟 和 10m时钟正在工作中,能否切换? (4篇回复)
- 求助于高手 quartus 9.0 (1篇回复)
- 请教关于FPGA的PS下载问题 (0篇回复)
- OV7725摄像头采集,送给 ttl输入液晶屏,选fpga? (6篇回复)
- 为何下面verilog中变量bps_start_r被赋值为1'bz? (2篇回复)
- cyclone iv 是否可以使用quartus ii的图像处理包? (5篇回复)
- fpga能否实现如下的线路切换功能? (4篇回复)
- 这块开发板是那家的? (9篇回复)
- SDRAM的问题 (15篇回复)
- FPGA代码运行不稳定的问题请教! (25篇回复)
- FPGA的VGA显示问题 (3篇回复)
- OV7670彩条测试问题 (19篇回复)
- ise14.1 IP核在调用modelsim仿真总是出问题 (6篇回复)
- 能做 基于CPLD液晶控制板的高手联系我QQ296946922 (2篇回复)
- 用cpld vga方式 在显示器上显示字符 (7篇回复)
- Verilog元件例化问题请教 (4篇回复)
- FPGA如何实现输出多路选择? (2篇回复)
- Verilog中的生成块语句是可综合的吗? (0篇回复)
- 俺的第一个可以实现功能的Verilog代码, (0篇回复)
- cyclone III 不能下载问题 (4篇回复)
- 请教大侠,FPGA是否可以实现累加器算法啊? (5篇回复)
- 最近做了一个EP3C120/EP3C80的FPGA核心板,后续在做个底板扩..... (24篇回复)
- 谁能提供一个Verilog编写的LED扫描程序?? (14篇回复)
- 我学习的一些FPGA资料 (0篇回复)
- 问大家一个QSYS问题 (7篇回复)
- 求一段Verilog HDL写的CPLD代码。详见帖子。 (14篇回复)
- nios II新手求助(将FPGA配置数据和程序都下载到EPCS中) (19篇回复)
- 安装Quartus II 9.0的SP2补丁出现的问题 (1篇回复)
- 求助三极管开关电路问题!!! (3篇回复)
- 关于FPGA的资料 艾米光盘资料节选 (15篇回复)
- AD 原装 DT01 有电工使用么? (0篇回复)
- 能不能帮忙看看NIOS ii 9.1在编译程序时的这个错误? (1篇回复)
- 准备在FPGA上挂128bit的DDR3 (16篇回复)
- 状态机学习 (3篇回复)
- 求助:谁用过quartus12.0,它是否自带NIOS软件? (2篇回复)
- quartus中管脚分配问题求助 (4篇回复)
- 有关于模拟开关。。。 (11篇回复)
- 关于FPGA驱动VGA的问题。(RGB脚电压是直流还是交流的问题) (8篇回复)
- 新手想学习FPGA,但是不是知道,新手又哪个型号的芯片入门比较好? (21篇回复)
- CPLD驱动TFT交流. (84篇回复)
- 插上PCI板卡后,计算机不能启动了,求解 (8篇回复)
- FPGA不接时钟产生正弦波吗? (10篇回复)
- 咨询一下Quartus II 9.1下面四种程序的区别。 (21篇回复)
- verilog 语言使用I2C对OV9650摄像头进行初始化 (5篇回复)
- DAC0832的基准电压 (0篇回复)
- 怎样输出100K--200K 方波。 (17篇回复)
- 峰值检测 (4篇回复)
- Altium Designer出到10了,为什么Xilinx的Spartan6的库还没有?AD9更没有。从哪找?官网貌 (1篇回复)
- FPGA有两个时钟输入,分别为10M和39M,哪一个锁频100M比较好... (8篇回复)
- 请问verilog中有类似VHDL中的alias别名定义机制吗? (3篇回复)
- verilog 两个wire变量之间能否互相切换? (5篇回复)
- vhdl编程技术如何提高 (3篇回复)
- cyclone iv的一个管脚输出脉冲时,高电平只有500mv? (4篇回复)
- 可以用CPLD实现信号保持吗? (8篇回复)
- verilog两个状态机间的状态切换关系? (0篇回复)
- 学生我最近有一项图像处理方面的项目,特来请教各位。 (2篇回复)
- quartus生成的爽端口FIFO软盒,最快的读写速度有多快? (2篇回复)
- === 超级古董 GAL 20V8 替代型号与购买=== (14篇回复)
- 如何实现16位寄存器的8位接收,同时低8位移到高8位? (8篇回复)
- 用ModelSim仿真时遇到如下警告# WARNING: No extended dataflow License... (2篇回复)
- 关于altera和xilinx哪个使用更广泛的问题? (9篇回复)
- 卧虎藏龙啊,再找出一片开发板,当年也是价值不菲,放了几年没用,大虾们给鉴定一下 (31篇回复)
- 求大神指正!!!! (2篇回复)
- [modelsim] 问个关于modelsim仿真软件的小问题 (5篇回复)
- 例化的altera 的fifo状态能否直接输出? (0篇回复)
- 5款ALTERA FPGA开发板原理图合集 (4篇回复)
- Verilog 是否能将子模块讯号直接输出顶层? (2篇回复)
- altera的fifo的读取请求与数据输出间的关系? (2篇回复)
- 使用quartus ii的dcfifo,8位存,16位读,16位中哪个字节在前? (0篇回复)