altera的fifo的读取请求与数据输出间的关系？
uart_r_fifo uart_r_fifo(.data(rx_data),
.wrclk(clk_25m),
.wrreq(uart_int_rcv),
.rdclk(clk_1m),//---------------------------------------------------------------------
.rdreq(rd_cmd_sig),//----------------------------------------
.q(q), //---------------------------------------------------------------------
//----------------
.wrempty(),
.wrfull(),
.wrusedw(),
.rdempty(rdempty),
.rdfull(),
.rdusedw(),
.aclr()
);
上面从megwizard 例化的fifo，fifo是否会在使能rd_cmd_sig的同一个时钟周期内从q输出一个数据？还是下一个时钟周期才会输出数据？ 是“同一个时钟周期内从q输出一个数据”还是“还是下一个时钟周期才会输出数据”在生成FIFO时有个选项的.
“dcfifo_component.lpm_showahead = "ON",这个是"同一个时钟周期内从q输出一个数据",关闭此项当然就是“下一个时钟周期才会输出数据”了. 知道了，感谢
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