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sky5566 发表于 2012-9-27 21:15:04

Verilog 是否能将子模块讯号直接输出顶层?

实际测试讯号时,每次都要从子模块宣告,才能输出到顶层,但是如果 10~20层慢慢的改实在很累
Verilog是否有定义直接将讯号输出至顶层的命令?{:dizzy:}

huatong 发表于 2012-10-26 13:35:33

同求,顶上去

libing1991 发表于 2012-11-6 13:20:22

{:lol:}还没有见过

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