请问verilog中有类似VHDL中的alias别名定义机制吗？
本帖最后由 bitvi 于 2012-11-8 09:07 编辑想给某个位数比较多的信号的某部分另外起一个有意义的名字 ，在VHDL中用alias实现的
比如alias abc: std_logic is test(31);
在Verilog中有类似的机制实现吗？ 顶一下，希望用过的不惜指点 用 `define 试试：
`define define_test spi_feedback_reg
reg spi_feedback_reg；
这样用：
`define_test <= next_spi_feedback_reg; 谢谢！我试下
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