请教DDR2 布线 长度控制问题
DDR2布线长度如下：地址线A在（包括A0~A14，BA0~BA2）：1232~1254mil
数据线D在（包括D0~D15，DQS差分线，DM）：677~720mil
时钟差分线（包括CLK，CLK#）:748mil
其他线：
CLKE：670mil
CAS：887mil
RAS：640mil
WE：532
ODT：682
CS：986mil
请问以上有没有问题？
主控用的是飞思卡尔的 i.mx283 搭车问下有没有这方面（SDRAM,DDR2）布线的资料可供参考 差距不少，裕量不足，即使能跑的起来，也未能确保批量，建议做下等长。 DDR2必须等长。控制在+/-5mil 以内，不然跑不起来。 不仅等长还要做3W距离针对串扰问题。阻抗控制在50ohm ghhuang 发表于 2016-8-1 14:48
不仅等长还要做3W距离针对串扰问题。阻抗控制在50ohm
ddr3是不是更严格？ zxq6 发表于 2016-8-1 15:04
ddr3是不是更严格？
DDR3误差控制更小些。 zxq6 发表于 2016-8-1 15:04
ddr3是不是更严格？
对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长
对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。
很多时候，地址线的等长要求不严格，特别是只有一个芯片的时候 看图,一图破三观,我就路过
上传一个layout guide，里面有DDR2的规格。
daleda 发表于 2016-8-1 14:40
差距不少，裕量不足，即使能跑的起来，也未能确保批量，建议做下等长。
这个布线是参考飞思卡尔的开发板布的，几乎差不多。。。但没跑过开发板，再加上自己也改了一点。所以心里没什么底。。看你这个回复顿觉不妥啊~~~还是改改吧。。 ghhuang 发表于 2016-8-1 14:48
不仅等长还要做3W距离针对串扰问题。阻抗控制在50ohm
3W指的是线线中心距离是线宽的3倍还是线边？必须3W吗？这个主控2W行不行？官方的开发板地址那些都是比线宽大一点。。 javabean 发表于 2016-8-1 15:29
对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长
对于DDR3，地址线的等长往往需要过孔来配合， ...
这个设计只有一个DDR。。。是不是可以没那么严格？ jianbo513 发表于 2016-8-1 15:43
上传一个layout guide，里面有DDR2的规格。
非常感谢啊！这个很有价值！！不过有一点，线距12mil是不是大了一点？这个好像有点难改。。。。 jianbo513 发表于 2016-8-1 15:43
上传一个layout guide，里面有DDR2的规格。
还有，+-100mil是指两线长度差在100mil内还是200mil内？ 做高速板，阻抗 串扰 等长时序 电源都是必不可少的。 jssd 发表于 2016-8-1 18:03
3W指的是线线中心距离是线宽的3倍还是线边？必须3W吗？这个主控2W行不行？官方的开发板地址那些都是比线 ...
线线中心距是线宽3倍。3W是一般推荐的，一般情况下3W可以使串扰下降很多，2W的话行不行得仿真或是实测，和你的DDR速率、耦合长度等有关。 厂商一般都会有PCB设计指南，参考所用芯片的手册，照办基本没问题。
信号一般分两大类。
- 单向，参考CLK的全组等长，比如CLK，CKE，CAS，RAS，CS，WE，CKE，等等等。
- 数据线，8Bit一组组内等长。
等长的精确性和芯片的速度以及实际用到CLK速度有关；芯快用的慢就余量就大。1mm带来的延迟大约是70ps，可以估算一下。
注意，等长的终极目的在于等延迟，严格等长是每层、过孔相等/相同。
干扰可以跑一下SI分析。
jssd 发表于 2016-8-1 18:03
3W指的是线线中心距离是线宽的3倍还是线边？必须3W吗？这个主控2W行不行？官方的开发板地址那些都是比线 ...
中心距，做不到就做2W。 skynet 发表于 2016-8-1 15:40
看图,一图破三观,我就路过
我晕，这样都能工作？
资料见上。 venus5712 发表于 2016-8-4 09:23
资料见上。
灰常感谢啊！正是需要这个！！！！谢谢！！！！ 感谢楼主分享
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