zpwc 发表于 2016-7-15 22:27:36

请教DDR3等长约束条件

以前也画过DDR3的板子，当时布线比较顺，等长很容易就严格地实现了。
现在画的另一块板子，连通线后，发现长度相差较大，不好调整，查了下网上说的一些约束条件，发现描述的差异很大，所以特地来请教下一般的DDR等长约束应该是怎样的。
下面是查到的一些说法：
1. 差分线 误差5mil。这个一般没问题，一般都是相邻的线，比较好调等长。
2. 地址/控制线 比 时钟线，误差0~1400mil/0~300mil/+-600mil/+-100mil/-1000~-1200mil，说法比较多，有些要地址比时钟长，有些要时钟长，有些又是可以正负误差，这里就很迷惑了。
3. 数据线 比 时钟线， 误差0~-200mil，+-400mil，+-250mil，也是时钟线要更长？或者可以正负误差？
4. 数据线组内误差，200mil，+-200mil，+-100mil

请熟悉PCB设计的前辈指点下，上面这些约束到底哪种靠谱些？

Eric_Xue 发表于 2016-7-16 08:06:01

如果是数据线的话，同组内可互换。

z31com 发表于 2016-7-16 08:41:14

我们公司做法是，组内50MIL，组间100MIL.
我觉得你如果可以做到间距4W的问，这个值可以放大一倍。数据间的串扰比等长更重要。

zpwc 发表于 2016-7-16 10:45:49

z31com 发表于 2016-7-16 08:41
我们公司做法是，组内50MIL，组间100MIL.
我觉得你如果可以做到间距4W的问，这个值可以放大一倍。数据间的 ...

间距是按线中心算还是按线内沿算呢？
时钟线是否一定要长于地址线？还是说误差可正可负？
蛇形走线也会引起更大的串扰，是否有时候应该牺牲一些等长？

bingshuihuo888 发表于 2016-9-20 16:08:27

这个确实漂亮
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