关于VERILOG减少触发器使用的求助
ab都是16bit,要求是只用3个触发器实现这个电路，我试着用最简单的状态去写，最后要用到16个寄存器，不知道有什么好的方法可以减少触发器的使用。求助大神 三个表达式都是逻辑/算术运算，实际上不需要任何寄存器。不知你16个寄存器用在哪里了？ sme 发表于 2016-5-3 15:21三个表达式都是逻辑/算术运算，实际上不需要任何寄存器。不知你16个寄存器用在哪里了？ ...
题目要求是用到三个触发器，每一步运算，无论是比较加法除法都需要一个时间脉冲，不能直接用组合逻辑的设计思路，这里一个要考虑状态机电路复用。 粉丝别 发表于 2016-5-3 20:25
题目要求是用到三个触发器，每一步运算，无论是比较加法除法都需要一个时间脉冲，不能直接用组合逻辑的设 ...
既然这么多要求，你为什么不把完整要求写出来呢？{:sad:}
a/b都是16位数，又要求中间结果用时钟保存，请问你16个寄存器怎么实现的？
我猜测解题思路是所有数学、逻辑运算其结果不是直接用16个寄存器来保存，而是只保存其结果的标识，例如min {|a|,|b|}的结果，用3'b000/3'b001分别表示|a|和|b|，输出时根据结果为3'b000或3'b001再选择最终输出|a|或|b|。
可能解释得不清楚，说简单点就是16位数的运算，不用寄存器保存其结果，而是另外定义3位状态寄存器，最后根据3位状态寄存器作为输出MUX的sel端，MUX的输入就是各个组合逻辑的运算结果。MUX是16位宽。
题目的要求是不是分为几种情况：
1：|a| > |b|
2:|a| < |b|
(1) |b| > |a|/4
(2) |b| < |a|/4
之间的组合电路，时序状态跳转，输出。
题目是这个意思吗？
全部都写成组合逻辑不就行了么，0个触发器
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