verilog的 inter ,real, time,realtime只能用于仿真吧?
1. 处 就是 说明 integer 只能用于仿真吧 ?
2. 但可以用作实数仿真时间的保存与处理,是啥意思 ?
本帖最后由 willX 于 2015-10-7 00:56 编辑
1. integer就是整形变量,只用在testbench代码中做变量,用来仿真你写好的FPGA模块。
2. realtime其实是testbench的系统变量,一般这么用:
$fwrite(file_id,"At time%t a=%b b=%b",$realtime,a,b);//将仿真的实时时间以及变量a、b写入file_id指向的文件。
所以,这个realtime其实就是“仿真系统时间”,所以这个变量是无法写入FPGA的,只能在tb中用。 verilog 有可综合语句和不可综合语句,可综合指那些可以综合成FPGA(ASIC)中某种结构的语言要素。而不可综合则主要用于设计的验证、仿真。 你只认准REG就可以了 willX 发表于 2015-10-7 00:55
1. integer就是整形变量,只用在testbench代码中做变量,用来仿真你写好的FPGA模块。
2. realtime其实是tes ...
我是接收的别人的代码里 有用interger这几种变量的,
竟然 里面定义有interger变量 ?
而且ise编译综合通过了,功能实现了,唯一缺点是不稳定,跑几天就飞了
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