关于调用pll的问题
大家好 我今天调用pll做了一个小实验,程序如下:module ccd_test(
clk,
reset_n,
led
);
input clk;
input reset_n;
output led;
wire clk_1X;
wire inclk0;
wire c0;
pll1 U1(
.inclk0(clk),
.c0(clk_1X)
);
ccd_driver U2(
.clk_1X(c0),
.reset_n(reset_n),
.led(led)
);
endmodule
U2的功能很简单,就是假如pll倍频后的频率为14.318M,则计数器计数,到14.318M次(也就是1秒)后取反led的状态,但是编译后有警告如下:
Warning (14285): Synthesized away the following PLL node(s):
Warning (14320): Synthesized away node "pll1:U1|altpll:altpll_component|pll1_altpll:auto_generated|wire_pll1_clk"
Warning (21074): Design contains 2 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "clk"
Warning (15610): No output dependent on input pin "reset_n"
此时,程序也不能正常运行。
但是如果把U2与顶层模块合并,则程序变成:
module ccd_test(
clk,
reset_n,
led
);
input clk;
input reset_n;
output led;
wire clk_1X;
wire inclk0;
wire c0;
reg led;
reg cnt;
`define DELAY_500MS (cnt==26'd14318000)
always @ (posedge clk_1X or negedge reset_n)
begin
if(!reset_n)
cnt<=26'd0;
else if(cnt==26'd14318000)
cnt<=26'd0;
else
cnt<=cnt+1'd1;
end
always @ (posedge clk_1X or negedge reset_n)
begin
if(!reset_n)
led<='d1;
else
begin
if(`DELAY_500MS)
led<=!led;
else
led<=led;
end
end
pll1 U1(
.inclk0(clk),
.c0(clk_1X)
);
endmodule
这样编译之后警告消失,并且程序运行正确,请问大家这是什么原因引起的。
你第一种写法根本就没有用到clk_1X,怎么可能正常 zkf0100007 发表于 2015-1-8 07:27
你第一种写法根本就没有用到clk_1X,怎么可能正常
我在U2模块用到了 就是U2功能比较简单 我就没写。。 zxl570426546 发表于 2015-1-8 08:35
我在U2模块用到了 就是U2功能比较简单 我就没写。。
你U2例化的时候没有用到clk_1X啊
ccd_driver U2(
.clk_1X(c0),
.reset_n(reset_n),
.led(led)
); zkf0100007 发表于 2015-1-8 09:04
你U2例化的时候没有用到clk_1X啊
ccd_driver U2(
.clk_1X(c0),
.clk_1X(c0),这句话的意思不是U2的输入为clk_1X吗 是我理解错了? zxl570426546 发表于 2015-1-8 09:30
.clk_1X(c0),这句话的意思不是U2的输入为clk_1X吗 是我理解错了?
显然错了啊,C0是输入,clk_1X是端口名而已 zkf0100007 发表于 2015-1-8 09:55
显然错了啊,C0是输入,clk_1X是端口名而已
是啊 但是c0是pll 也就是U1倍频后的输出啊只是把c0与clk_1X联系起来就行了不是这样吗 把c0改成clk_1X,也就是
ccd_driver U2(
.clk_1X(clk_1X),
.reset_n(reset_n),
.led(led)
);
你的pll模块是这么写的
pll1 U1(
.inclk0(clk),
.c0(clk_1X)
);
inclk0是输入端口名,输入的信号是clk
c0是输出端口名,输出的信号是clk_1X
在其他模块中如果你要使用pll输出的时钟信号,你需要的信号时clk_1X而不是c0 prow 发表于 2015-1-8 10:53
你的pll模块是这么写的
pll1 U1(
.inclk0(clk),
恩我明白了非常谢谢
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