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大家好 我今天调用pll做了一个小实验，程序如下：
module ccd_test(
clk,
reset_n,
led
);
input clk;
input reset_n;
output led;
wire clk_1X;
wire inclk0;
wire c0;
pll1 U1(
.inclk0(clk),
.c0(clk_1X)
);
ccd_driver U2(
.clk_1X(c0),
.reset_n(reset_n),
.led(led)
);
endmodule
U2的功能很简单，就是假如pll倍频后的频率为14.318M，则计数器计数，到14.318M次（也就是1秒）后取反led的状态，但是编译后有警告如下：
Warning (14285): Synthesized away the following PLL node(s):
Warning (14320): Synthesized away node "pll1:U1|altpll:altpll_component|pll1_altpll:auto_generated|wire_pll1_clk[0]"
Warning (21074): Design contains 2 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "clk"
Warning (15610): No output dependent on input pin "reset_n"
此时，程序也不能正常运行。
但是如果把U2与顶层模块合并，则程序变成：
module ccd_test(
clk,
reset_n,
led
);
input clk;
input reset_n;
output led;
wire clk_1X;
wire inclk0;
wire c0;
reg led;
reg[25:0] cnt;
`define DELAY_500MS (cnt==26'd14318000)
always @ (posedge clk_1X or negedge reset_n)
begin
if(!reset_n)
cnt<=26'd0;
else if(cnt==26'd14318000)
cnt<=26'd0;
else
cnt<=cnt+1'd1;
end
always @ (posedge clk_1X or negedge reset_n)
begin
if(!reset_n)
led<='d1;
else
begin
if(`DELAY_500MS)
led<=!led;
else
led<=led;
end
end
pll1 U1(
.inclk0(clk),
.c0(clk_1X)
);
endmodule
这样编译之后警告消失，并且程序运行正确，请问大家这是什么原因引起的。
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阿莫论坛20周年了！感谢大家的支持与爱护！！
曾经有一段真挚的爱情摆在我的面前，我没有珍惜，现在想起来，还好我没有珍惜……
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发表于 2015-1-7 19:33:50
楼主