Altera FPGA 上电EPCS4配置过程中 普通IO状态
本帖最后由 Link_Ling 于 2014-12-3 15:57 编辑题目：在altera Cyclone 系列的FGPA(EP2C8/EP4CE)上电从EPCS4配置过程中
请问普通IO状态可以设置么？
现象：实测结果，一个被配置成output的IO，代码中初始化使其为0，
在上电过程中有一个200ms左右的高电平脉冲，
而这200ms正好是EPCS配置FPGA的时间。
后有发现一个unused pin(被配置为输入三态高阻)，在上电过程中也有一个200ms左右的高电平脉冲。
问题1：如果想从上电开始，我的output IO就始终保持低电平，直到控制命令使其置高，不知是否可行？
已知：pdf中说output的IO 有内部上拉电阻,没有找到下拉电阻
求解。
由已知引出的问题2：内部上拉电阻，可通过quartus 设置为on，但是不知道的是，是设置所有output的IO内部上拉？可以指定某几个IO上拉么？ 保持低电平应该是用内部下拉，pulldown 唯一的办法：外部下拉 总要有一个状态的，难道是 float的？
即使是浮空的状态，在外面测量，可能还是搞电平的，只是驱动能力非常非常非常弱。
确实某些脚需要上电时为低电平的话，建议外部加下拉，或者加一级三极管反向。 还是外部下拉吧 Nuker 发表于 2014-12-3 16:11
唯一的办法：外部下拉
这个解答时正确的。 Xlinx Sparten6 系列 上电配置甚至需要秒级别的时间啊
其内部可设置io在 配置期间是置高或是拉低
Altera 没有这项功能么？ 本帖最后由 Link_Ling 于 2014-12-3 18:01 编辑
查了Altera 官网的论坛
http://www.alteraforum.com/forum/showthread.php?t=2892
http://www.alteraforum.com/forum/showthread.php?t=5927
http://www.alteraforum.com/forum/showthread.php?t=3649
All IO Pins of an unprogrammed device should be Tri-stated with a weak pull up. (cf. Cyclone II Handbook - Feb 08 - p. 1-3) So if you do not have a pull down at the pins you will see the pins go up to 3.3V.
The I/O are really tri-stated at power-up, reset, configuration and initialization (to be verified).
In cyclone II device, there are a weak pull-up resistors(~25kOhms) wich pull the pins high.
See datasheet and "configuration handbook"
得出结论在上电、配置期间，FPGA的IO默认是三态，且内部弱上拉，上拉电阻视VCCIO而定
cyclone handbook “Table 5-3 ” 有标出Rconf的值，如VCCIO=3.3V ，上拉电阻为25K
所以要使IO在上电、配置期间输出低，只有外部下拉电阻，“Table 5-3 ” 也给出了下拉电阻的推荐值1~2K
所以 3、5、6楼是正解！
PS： DEV_OE 可以研究一下下，貌似可以例外，不知道是所有Pin，还是可以指定某些Pin
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