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roy2002 发表于 2014-11-20 11:29:00

如何使80个io口同时输出低电平？

使用verilog写个程序如何同时使80个io输出低电平？？

DepravedLucien 发表于 2014-11-20 11:36:20

有什么特殊要求么？一个个赋值咯

zkf0100007 发表于 2014-11-20 11:37:54

直接赋值不就行了么，感觉你需求没提清楚

lryxr2507 发表于 2014-11-20 11:38:48

初始化低电平.{:titter:}

zkf0100007 发表于 2014-11-20 11:39:04

直接赋值不就行了么，感觉你需求没提清楚

roy2002 发表于 2014-11-20 11:39:17

DepravedLucien 发表于 2014-11-20 11:36
有什么特殊要求么？一个个赋值咯

不愿意一个个赋值，太多了{:lol:}

zkf0100007 发表于 2014-11-20 11:39:38

直接赋值不就行了么，感觉你需求没提清楚

zkf0100007 发表于 2014-11-20 11:41:07

晕死，网络有问题，一下回复了这么多

lans0625 发表于 2014-11-20 11:41:37

觉得这个问题都算不上问题。。。。。。。{:lol:}{:lol:}

roy2002 发表于 2014-11-20 11:41:44

zkf0100007 发表于 2014-11-20 11:39
直接赋值不就行了么，感觉你需求没提清楚

一个个赋值有点烦琐，要写80个呢，只要上电之后同时输出低电平就行

幸福的鱼 发表于 2014-11-20 11:47:27

设置里改一下默认输出高电平，不过是所有用户可用的pin

幸福的鱼 发表于 2014-11-20 11:47:51

发错了，低电平

cjt5132 发表于 2014-11-20 11:48:43

verilog不懂

ahong2hao 发表于 2014-11-20 11:53:37

定义个80位宽的output reg IO32_out,
然后IO32_out<=0。
额，好像是这样吧。

zkf0100007 发表于 2014-11-20 12:00:39

roy2002 发表于 2014-11-20 11:41
一个个赋值有点烦琐，要写80个呢，只要上电之后同时输出低电平就行

赋初值呗，XILINX的是支持这样做的

yerrmin 发表于 2014-11-20 12:02:08

for循环
for循环
for循环

li.wen 发表于 2014-11-20 11:29:01

本帖最后由 li.wen 于 2014-11-20 12:14 编辑

module (
        input clk,
        input rstn,
        output reg ioport
);
always @ (posedge clk or negedge rstn)
begin
        if (!rstn) begin
                ioport <= 80'hffffffffffffffffffff; // 10个FF
        end
        else begin
                ioport <= 80'd0;
        end
end

endmodule

其实楼主80个IO是有很多用途吧？ 每个要用的IO独立给初值好了，不用的IO统一用上面的语句置0；
IO如果用Reg控制，是不能放在多个always语句里面的，一上电就给所有的IO初始值这种设计感觉没用。

关键是在Reset管脚低电平复位的时候全部给一个默认值就好了。

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