如何使80个io口同时输出低电平？

roy2002

使用verilog写个程序如何同时使80个io输出低电平？？

DepravedLucien

有什么特殊要求么？一个个赋值咯

zkf0100007

直接赋值不就行了么，感觉你需求没提清楚

lryxr2507

初始化低电平.

zkf0100007

直接赋值不就行了么，感觉你需求没提清楚

roy2002

DepravedLucien 发表于 2014-11-20 11:36
有什么特殊要求么？一个个赋值咯

不愿意一个个赋值，太多了

zkf0100007

直接赋值不就行了么，感觉你需求没提清楚

zkf0100007

晕死，网络有问题，一下回复了这么多

lans0625

觉得这个问题都算不上问题。。。。。。。

roy2002

zkf0100007 发表于 2014-11-20 11:39
直接赋值不就行了么，感觉你需求没提清楚

一个个赋值有点烦琐，要写80个呢，只要上电之后同时输出低电平就行

幸福的鱼

设置里改一下默认输出高电平，不过是所有用户可用的pin

幸福的鱼

发错了，低电平

cjt5132

verilog不懂

ahong2hao

定义个80位宽的output reg [79:0]IO32_out,
然后IO32_out[79:0]<=0。
额，好像是这样吧。

zkf0100007

roy2002 发表于 2014-11-20 11:41
一个个赋值有点烦琐，要写80个呢，只要上电之后同时输出低电平就行

赋初值呗，XILINX的是支持这样做的

yerrmin

for循环
for循环
for循环

li.wen

module (
        input clk,
        input rstn,
        output reg[79:0] ioport
);
always @ (posedge clk or negedge rstn)
begin
        if (!rstn) begin
                ioport <= 80'hffffffffffffffffffff; // 10个FF
        end
        else begin
                ioport <= 80'd0;
        end
end

endmodule

其实楼主80个IO是有很多用途吧？ 每个要用的IO独立给初值好了，不用的IO统一用上面的语句置0；
IO如果用Reg控制，是不能放在多个always语句里面的，一上电就给所有的IO初始值这种设计感觉没用。

关键是在Reset管脚低电平复位的时候全部给一个默认值就好了。