lpdpzc 发表于 2014-10-26 14:28:15

FPGA中verilog和NIOSS共存的问题请教？

请教大家一个问题： FPGA里可以在一个片子上用verilog做硬件电路和Nioss做一些软件的过程控制吗？ 就是在一个片子上两者共享？

zkf0100007 发表于 2014-10-26 15:08:23

是NIOS吧，当然可以

lpdpzc 发表于 2014-10-26 20:18:46

zkf0100007 发表于 2014-10-26 15:08
是NIOS吧，当然可以

请教下，那如何下载呢？上电后，它们是如何运行的，各运行各的吗？刚刚开始学习这方面的东西，记得它们在使用前要要分配引脚，如果比如说，点一个LED灯，它们在分配外设的时候，都分配到了同一个引脚，那在上电后，这个脚会听谁使唤呢？

zkf0100007 发表于 2014-10-26 20:33:18

lpdpzc 发表于 2014-10-26 20:18 请教下，那如何下载呢？上电后，它们是如何运行的，各运行各的吗？刚刚开始学习这方面的东西，记得它们在 ...

综合在一起下载，各司其职，当然不能同时驱动一个LED，有的用VERILOG实现，有的用软核实现，软硬件结合

lpdpzc 发表于 2014-10-26 20:37:43

zkf0100007 发表于 2014-10-26 20:33
综合在一起下载，各司其职，当然不能同时驱动一个LED，有的用VERILOG实现，有的用软核实现，软硬件结合 ...

谢谢你，大致知道你意思了，我试试看

pinguolizi 发表于 2014-10-26 21:59:41

看看 黑金的例子就明白了

蓝色风暴@FPGA 发表于 2014-10-26 22:24:39

你就把nios当成fpga外面的一个led，但是led接在分配ga

tangkuan660 发表于 2014-10-26 22:32:05

NIOS生成的软核也是要包括到FPGA工程中去的，你控制的GPIO，在FPGA顶层工程中有对应IO体现的。

bossmaster_chan 发表于 2014-10-27 00:54:12

你的意思應該是用verilog生成一組硬電路，以及用SOPC builder另外生成一組NIOS2 CPU硬体（含片內記憶体及外部記憶体界面及相關IO模組）兩者要結合在同一塊FPGA內，各自獨立運作。
基本上用一個上層verilog檔案結合這兩組電路即可，完成後sof檔下載到FPGA ，這時兩組硬組就會分開存在FPGA中，NIOS2 CPU的程式部份用NIOS2整合開發環境開發，下載程式時是經由jtag界面下載，這是在SOPC builder生成NIOS2 CPU硬体時就要規劃進去的。其他如　zkf0100007所述。

CMika 发表于 2014-10-28 14:52:24

楼上说的很清楚   为什么nios资料这么多   microblaze确少的可怜？

lpdpzc 发表于 2014-10-28 19:43:26

谢谢各位了……
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