verilog 里不可综合语句 有哪些?综合时直接被注释掉了吗
本帖最后由 atom100 于 2014-10-2 23:06 编辑verilog 里不可综合语句 有哪些?综合时直接被注释掉了吗
得重写啊如果代码有不可综合的语句的话 注释掉不光综合不过,编译也过不了额 写成可综合的那么难吗,所有行为级都改成门级,不好描述的可换成状态机 verilog 里不可综合语句 综合时直接被 忽视了吗?
不可综合语句 也是有用的啊,仿真的时候 要用的啊 atom100 发表于 2014-10-3 19:58
verilog 里不可综合语句 综合时直接被 忽视了吗?
不可综合语句 也是有用的啊,仿真的时候 要用的啊...
楼主试一试哈
我也是感觉遇到不可综合的语句比较头疼 试一试,看看rtl视图 报警,错误提示,,,,,,,, 心中有电路,能够综合成电路的就是可综合的。
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