verilog 里不可综合语句有哪些？综合时直接被注释掉了吗

atom100 · 发表于 2014-10-2 22:55:26

本帖最后由 atom100 于 2014-10-2 23:06 编辑

verilog 里不可综合语句有哪些？综合时直接被注释掉了吗

cxhy · 发表于 2014-10-3 08:40:33

得重写啊如果代码有不可综合的语句的话

zzj0329 · 发表于 2014-10-3 12:46:46

注释掉不光综合不过，编译也过不了额

zzj0329 · 发表于 2014-10-3 12:48:35

写成可综合的那么难吗，所有行为级都改成门级，不好描述的可换成状态机

atom100 · 发表于 2014-10-3 19:58:43

verilog 里不可综合语句综合时直接被忽视了吗？
不可综合语句也是有用的啊，仿真的时候要用的啊

cxhy · 发表于 2014-10-3 23:35:31

atom100 发表于 2014-10-3 19:58
verilog 里不可综合语句综合时直接被忽视了吗？
不可综合语句也是有用的啊，仿真的时候要用的啊 ...

楼主试一试哈

zhoupy · 发表于 2014-10-4 08:59:33

我也是感觉遇到不可综合的语句比较头疼

lanliang714 · 发表于 2014-10-4 12:13:33

试一试，看看rtl视图

yuyu87 · 发表于 2014-10-8 17:23:54

报警，错误提示，，，，，，，，

vipjph · 发表于 2014-10-9 12:05:14

心中有电路，能够综合成电路的就是可综合的。

verilog 里不可综合语句 有哪些？综合时直接被注释掉了吗