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bdzhaojing 发表于 2014-9-19 11:39:44

时序报错

Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
        Critical Warning (332169): From FPGA_CLK (Rise) to FPGA_CLK (Rise) (setup and hold)
        Critical Warning (332169): From cnt_clk (Rise) to FPGA_CLK (Rise) (setup and hold)
        Critical Warning (332169): From FPGA_CLK (Rise) to cnt_clk (Rise) (setup and hold)
        Critical Warning (332169): From cnt_clk (Rise) to cnt_clk (Rise) (setup and hold)


FPGA_CLK ：是我的系统时钟 25M
cnt_clk ：是经过系统时钟PLL倍频的一个100M的时钟

lanliang714 发表于 2014-9-25 21:27:09

同时钟域内看看是否组合路径过长，
不同时钟域间，只要做了同步处理，基本可以忽略的

DepravedLucien 发表于 2014-9-26 09:27:47

没搞时序约束么？
derive_pll_clocks

bdzhaojing 发表于 2014-9-28 08:57:07

DepravedLucien 发表于 2014-9-26 09:27
没搞时序约束么？
derive_pll_clocks

用的timequest timing analyzer里面的Create Generated Clock

DepravedLucien 发表于 2014-9-28 09:12:27

从告警信息来看，是需要增加 “derive_clock_uncertainty”语句

bdzhaojing 发表于 2014-9-28 09:25:10

DepravedLucien 发表于 2014-9-28 09:12
从告警信息来看，是需要增加 “derive_clock_uncertainty”语句

恩的确是没有加这个 这个的值一般要怎么加呀

DepravedLucien 发表于 2014-9-28 09:39:42

在sdc文件中 直接添加这个语句就可以了

bdzhaojing 发表于 2014-9-28 09:52:24

DepravedLucien 发表于 2014-9-28 09:39
在sdc文件中 直接添加这个语句就可以了

我的意思是说这个uncertainly的值是怎么算出来的呀 一般是多大呢？

bdzhaojing 发表于 2014-9-28 10:23:50

DepravedLucien 发表于 2014-9-28 09:39
在sdc文件中 直接添加这个语句就可以了

明白了      ，

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