lskybs 发表于 2014-5-4 18:45:48

关于采用Verilog 实现8B/10B编码

由于刚接触FPGA时间很短，所以对它了解的还不深，目前项目所采用的是Cyclone IV系列的EP4CE6E22C8N，其中一部分是实现标准的8B/10B编码，其中有几个问题请教大家：
(1)由于8B和10B的并行传输速率要满足60MHz~130MHz，一般的单片机也没法产生速率在这个范围的8Bit数据，请问，可否由EP4CE6E22C8N自己输出8Bit数据给自己使用，来作为8B/10B的输入码？
(2)当并行速率在60MHz输出时，EP4CE6E22C8N输出的并行信号在完整性方面是否存在不妥？例如过冲现象！
(3)如果有做过8B/10B编解码的大牛，可否提供点资料，有例程的话就更好了，用Verilog实现的。不是硬核来完成的。。。
谢谢！

eva015401 发表于 2014-5-4 19:46:31

本帖最后由 eva015401 于 2014-5-4 19:49 编辑

1）.可以，不过最好先用仿真器产生波形
2）.不清楚,个人猜想：约束做好的话，不会有问题
3）.这里的大牛基本不会给这么有水准的东西给伸手党的，FPGA都是自己积累出来的，论坛里有的现成的东西基本都是些开发板的东西

帮你百度了一下
http://www.pudn.com/downloads166/sourcecode/embed/detail757461.html

再多说一句：很多现成开源的好东西都是VHDL写的，因为那些大牛在很早以前只学过VHDL，现在Verilog就普遍一些但是不够VHDL严谨。但是会Verilog后看VHDL也是无压力

lskybs 发表于 2014-5-4 22:11:59

eva015401 发表于 2014-5-4 19:46
1）.可以，不过最好先用仿真器产生波形
2）.不清楚,个人猜想：约束做好的话，不会有问题
3）.这里的大牛基 ...

非常感谢！
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