关于数字示波器缩小时间轴的波形显示的问题，求解答，...
本帖最后由 xmu234 于 2014-4-15 22:49 编辑今天调程序时发现FPGA代码可以正常产生250KHZ频率的波形。
但缩小时间轴却出现如下了诡异的波形，为何出现低频（约0.6HZ）的波形？
请问，有知道，帮忙解答下，谢谢
附上FPGA源代码如下：
`define UD #1
module TEST
(
SYSCLK,
RST_B,
CCD_P1V
);
//==============================================================================
//Input and output deceleration
//==============================================================================
input SYSCLK; //系统全局时钟
input RST_B; //系统全局复位
outputCCD_P1V;
//==============================================================================
//Wire and reg deceleration
//==============================================================================
wire SYSCLK;
wire RST_B;
wireCCD_P1V;
//==============================================================================
//Wire and reg in the module
//==============================================================================
reg TIME_CNT; //模块中用到的计数器TIME_CNT
reg TIME_CNT_N; //模块中用到的计数器TIME_CNT的下一个状态
//==============================================================================
//Logic
//==============================================================================
//--------------------------------TIME_CNT---------------------------------------
always @ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
TIME_CNT <= `UD 8'h0;
else
TIME_CNT <= `UD TIME_CNT_N;
end
// fc=0.25M---4000ns
// 4000ns---0~TIME_CNT_C
always @ (*)
begin
if(TIME_CNT ==8'd199)
TIME_CNT_N = 8'h0;
else
TIME_CNT_N = TIME_CNT + 8'h1;
end
//---------------------------------------------------------------------
assign CCD_P1V= TIME_CNT ;
endmodule
应该没问题，是示波器采样率太低波形混叠了 谢谢。另外，是不是设计的频率是50HZ倍数的关系？最好不要设计的频率是50HZ倍数的关系，有没有这一说法？谢谢
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