zcy0517 发表于 2014-4-12 14:52:49

有什么延时的好方法么？

我知道一种是直接#3,这样的延时。另一种是：
reg delay;        //500us延时计数器

always @(posedge clk or negedge rst_n)
        if(!rst_n) delay <= 14'd0;
        else if(delay < 14'd12500) delay <= delay+1'b1;

wire delay_done = (delay == 14'd12500);        //1ms延时结束

这两种有什么区别，干嘛要用第二种这么麻烦？

RAMILE 发表于 2014-4-12 16:09:49

Verilog是描述性语言，最终要生成查找表和触发器的网络，你试试仿真用的#3能生成什么

Fourier00 发表于 2014-4-12 16:14:02

一一定要数字电路可以实现的啊

qwerttt 发表于 2014-4-12 17:30:06

写testbench可以用#

skyxjh 发表于 2014-4-12 20:07:56

用计数器延时才能综合成实际电路

蓝色风暴@FPGA 发表于 2014-4-13 09:13:34

学FPGA最大的误区就是把verilog当成c语言看待
楼主恰恰正在误区里面徘徊，赶紧改邪归正吧
把你写的verilog，在纸上画个电路

zcy0517 发表于 2014-4-13 09:21:19

蓝色风暴@FPGA 发表于 2014-4-13 09:13
学FPGA最大的误区就是把verilog当成c语言看待
楼主恰恰正在误区里面徘徊，赶紧改邪归正吧
把你写的verilog ...

受益了！

步凡王子 发表于 2014-4-14 20:08:25

其实我进来就是想知道还有什么好方法吗？简单点的，比如一两个周期的，有什么语句？我一般用<=多赋值几次，或者多写两个空状态。不知道还有什么好方法。

苦行僧 发表于 2014-4-14 22:46:01

好好学，把基础认清先

5141314 发表于 2014-4-16 21:06:23

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