关于FPGA倍频的问题
我准备选择友晶的Altera DE0-Nano 开发平台它使用的是Cyclone IV EP4CE22F17C6N芯片本地输入时钟是50M ，请问一下这款芯片最高能倍频到多高？ 管脚输出能否达到100M以上？ Cyclone IV的内部PLL很好用的，输入50M时钟，内部可以运行在200MHz 没问题的 有PLL这个倍频的问题 根本不用考虑。 wyeth 发表于 2014-1-3 09:18Cyclone IV的内部PLL很好用的，输入50M时钟，内部可以运行在200MHz
谢谢你的回复 我现在是在毕业设计选芯片所以问问 IO输出能有多高 是否可以到200M数字电平不失真？ guer 发表于 2014-1-3 09:42
没问题的
谢谢 你的回复 kebaojun305 发表于 2014-1-3 10:22
有PLL这个倍频的问题 根本不用考虑。
我想问的是 用altera自带的PLL最大这个芯片可以倍频到多少 能正常工作的情况下 这个你对于100M是可以出的。但是这个波形。。。如果你用了差分的信号。还是可以忍受的。 内部最高的时钟线是400M 本帖最后由 image056 于 2014-1-6 17:32 编辑
合体后代 发表于 2014-1-3 16:52
内部最高的时钟线是400M
谢谢您的回复我要是想端口输出100M时钟 保证波形还能看的话 就必须使用ALTLVDS参数化宏功能模块是吧？ 还有一个关于内部时钟频率，你您说内部最高能到400M，我现在采用的时钟恢复是过采样（10倍），也就是说我最大输入速率可以是40M（是否也需要ALTLVDS 输入）？不知道我以上的理解是否正确还望大神指点 image056 发表于 2014-1-6 17:09
谢谢您的回复我要是想端口输出100M时钟 保证波形还能看的话 就必须使用ALTLVDS参数化宏功能模块是吧？...
啊。那个IO100M还是可以正常识别的。就是过冲挺大的。然后内部的时钟400M是里面的极限时钟速度了。你这个最好不要搞这么紧。出现冒险的可能性挺高的。 合体后代 发表于 2014-1-6 17:43
啊。那个IO100M还是可以正常识别的。就是过冲挺大的。然后内部的时钟400M是里面的极限时钟速度了。你这个 ...
明白了真心谢谢 你的回复 image056 发表于 2014-1-6 17:53
明白了真心谢谢 你的回复
话说10倍的过采样。才提高多少分辨率啊。有必要么。 合体后代 发表于 2014-1-6 21:33
话说10倍的过采样。才提高多少分辨率啊。有必要么。
是这样的，我自己写的CDR程序，可能不能保证5倍过采样就能正确恢复吧 而且更重要的一点是因为我们实验室做的是大气激光传输，现阶段我没办法区别我的网口程序的错误率，激光传输的误码率还有CDR恢复的错误率，所以为保证整体系统误码率的降低，我是10倍过采样的。 image056 发表于 2014-1-7 11:29
是这样的，我自己写的CDR程序，可能不能保证5倍过采样就能正确恢复吧 而且更重要的一点是因为我们实验 ...
啊。只是为了时钟啊。这估计差不多。原来只做过的AD和扩频的过采样。
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