关于FPGA倍频的问题

image056 · 发表于 2014-1-3 08:51:20

我准备选择友晶的 Altera DE0-Nano 开发平台它使用的是Cyclone IV EP4CE22F17C6N芯片本地输入时钟是50M ，请问一下这款芯片最高能倍频到多高？管脚输出能否达到100M以上？

wyeth · 发表于 2014-1-3 09:18:20

Cyclone IV的内部PLL很好用的，输入50M时钟，内部可以运行在200MHz

guer · 发表于 2014-1-3 09:42:05

没问题的

kebaojun305 · 发表于 2014-1-3 10:22:17

有PLL 这个倍频的问题根本不用考虑。

image056 · 发表于 2014-1-3 15:47:13

wyeth 发表于 2014-1-3 09:18
Cyclone IV的内部PLL很好用的，输入50M时钟，内部可以运行在200MHz

谢谢你的回复我现在是在毕业设计选芯片所以问问 IO输出能有多高是否可以到200M 数字电平不失真？

image056 · 发表于 2014-1-3 15:49:11

guer 发表于 2014-1-3 09:42
没问题的

谢谢你的回复

image056 · 发表于 2014-1-3 15:50:24

kebaojun305 发表于 2014-1-3 10:22
有PLL 这个倍频的问题根本不用考虑。

我想问的是用altera自带的PLL 最大这个芯片可以倍频到多少能正常工作的情况下

合体后代 · 发表于 2014-1-3 16:51:52

这个你对于100M是可以出的。但是这个波形。。。如果你用了差分的信号。还是可以忍受的。

合体后代 · 发表于 2014-1-3 16:52:39

内部最高的时钟线是400M

image056 · 发表于 2014-1-6 17:09:42

本帖最后由 image056 于 2014-1-6 17:32 编辑

合体后代发表于 2014-1-3 16:52
内部最高的时钟线是400M

谢谢您的回复我要是想端口输出100M时钟保证波形还能看的话就必须使用ALTLVDS参数化宏功能模块是吧？还有一个关于内部时钟频率，你您说内部最高能到400M，我现在采用的时钟恢复是过采样（10倍），也就是说我最大输入速率可以是40M（是否也需要ALTLVDS 输入）？不知道我以上的理解是否正确还望大神指点

合体后代 · 发表于 2014-1-6 17:43:18

image056 发表于 2014-1-6 17:09
谢谢您的回复我要是想端口输出100M时钟保证波形还能看的话就必须使用ALTLVDS参数化宏功能模块是吧？ ...

啊。那个IO100M还是可以正常识别的。就是过冲挺大的。然后内部的时钟400M是里面的极限时钟速度了。你这个最好不要搞这么紧。出现冒险的可能性挺高的。

image056 · 发表于 2014-1-6 17:53:37

合体后代发表于 2014-1-6 17:43
啊。那个IO100M还是可以正常识别的。就是过冲挺大的。然后内部的时钟400M是里面的极限时钟速度了。你这个 ...

明白了真心谢谢你的回复

合体后代 · 发表于 2014-1-6 21:33:30

image056 发表于 2014-1-6 17:53
明白了真心谢谢你的回复

话说10倍的过采样。才提高多少分辨率啊。有必要么。

image056 · 发表于 2014-1-7 11:29:03

合体后代发表于 2014-1-6 21:33
话说10倍的过采样。才提高多少分辨率啊。有必要么。

是这样的，我自己写的CDR程序，可能不能保证5倍过采样就能正确恢复吧而且更重要的一点是因为我们实验室做的是大气激光传输，现阶段我没办法区别我的网口程序的错误率，激光传输的误码率还有CDR恢复的错误率，所以为保证整体系统误码率的降低，我是10倍过采样的。

合体后代 · 发表于 2014-1-7 16:09:35

image056 发表于 2014-1-7 11:29
是这样的，我自己写的CDR程序，可能不能保证5倍过采样就能正确恢复吧而且更重要的一点是因为我们实验 ...

啊。只是为了时钟啊。这估计差不多。原来只做过的AD和扩频的过采样。

关于FPGA倍频的问题

阿莫论坛20周年了！感谢大家的支持与爱护！！