求助，modelsim仿真，对输入信号初始化了，还是出现stx
本帖最后由 geo1216 于 2013-12-27 21:45 编辑如题,设备是cycloneii
先在quartusii编写
module half_clk(clk_in,clk_out,reset);
input clk_in,reset;
output clk_out;
reg clk_out;
always@(posedge clk_in)
begin
if(reset)
clk_out=0;
else
clk_out=~clk_out;
end
endmodule
接着综合，布线，EDA netlist writter生成half_clk.vo half_clk_v.sdo
然后在modelsim里，编了testbench
`timescale 1ns/100ps
include "./half_clk.vo";
`define clk_cycle 50
module top;
reg clk,reset;
wire clk_out;
always #`clk_cycle clk=~clk;
initial
begin
clk=0;
reset=1;
#10 reset=0;
#110 reset=1;
#10000 $stop;
end
half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));
endmodule
把half_clk.vo,cycloneii_atoms.v,testbench.v,half_clk_v.sdo都放进工程文件夹了
结果仿真的时候，clk_out一直是Stx，请问这是怎么回事啊？
我也遇到同样的问题了
你always里面有问题
这样写
always(posedge clk_in or posedge) begin
;
;
end william_rain 发表于 2013-12-30 19:13
你always里面有问题
这样写
不行啊 posedge 后面得有参数啊 geo1216 发表于 2013-12-31 14:27
不行啊 posedge 后面得有参数啊
always(posedge clk_in or posedge reset) begin
;
;
end william_rain 发表于 2013-12-31 14:33
always(posedge clk_in or posedge reset) begin
;
;
按照您说的改了，效果如图，不过不明白为什么输出在4338ps时刻变成st0，而且波形不太对 william_rain 发表于 2013-12-31 14:33
always(posedge clk_in or posedge reset) begin
;
;
reset不太对，我重新改了下reset信号
`timescale 1ns/100ps
include "./half_clk.vo";
`define clk_cycle 50
module top;
reg clk,reset;
wire clk_out;
always #`clk_cycle clk=~clk;
initial
begin
clk=0;
reset=0;
#10 reset=1;
#110 reset=0;
#10000 $stop;
end
half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));
endmodule
不过还是不对 if(reset)
你确定不是这样的if（！rest）？？ 你的时间单位不对，仿真结果看CLK周期100ps，按你的意思应该是100ns才对 aikimi7 发表于 2014-1-3 11:01
你的时间单位不对，仿真结果看CLK周期100ps，按你的意思应该是100ns才对
就是不明白为什么复位信号不能让clk_out复位呢？波形也完全不对啊 justin_n 发表于 2014-1-2 18:18
if(reset)
你确定不是这样的if（！rest）？？
是写错了，不过我在testbench文件中改了 是不是reset没有写到敏感列表里面？
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