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本帖最后由 geo1216 于 2013-12-27 21:45 编辑
如题,设备是cycloneii
先在quartusii编写
module half_clk(clk_in,clk_out,reset);
input clk_in,reset;
output clk_out;
reg clk_out;
always@(posedge clk_in)
begin
if(reset)
clk_out=0;
else
clk_out=~clk_out;
end
endmodule
接着综合,布线,EDA netlist writter生成half_clk.vo half_clk_v.sdo
然后在modelsim里,编了testbench
`timescale 1ns/100ps
include "./half_clk.vo";
`define clk_cycle 50
module top;
reg clk,reset;
wire clk_out;
always #`clk_cycle clk=~clk;
initial
begin
clk=0;
reset=1;
#10 reset=0;
#110 reset=1;
#10000 $stop;
end
half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));
endmodule
把half_clk.vo,cycloneii_atoms.v,testbench.v,half_clk_v.sdo都放进工程文件夹了
结果仿真的时候,clk_out一直是Stx,请问这是怎么回事啊?
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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