要做一个显示波形的,关于sdram,nios,adc的时钟及io分配,求教？
本帖最后由 qiao_zlj 于 2013-11-2 18:01 编辑要做一个显示波形的东西
芯片EP3C16Q240C8N
手册上看说，pll有专用的时钟输出管脚（只能是c0），
然后就把c0（100M）给了sdram,对应于引脚PLL2_CLKOUTp（看了几个版本的原理图都用的这个，PLL2_CLKOUTn不行么？）。
c1(100M)给的nios,
c2(50M)给的adc,
c1(100M):
关于PLL的Clock Feedback Modes，目前是这么配置的：
手册上这么说
c2(50M):现在输出给ad用的是普通的IO,手册上说这样的话是通过全局时钟直接过来的（因为给取样、触发电路的也是这个时钟）
还有：需不需要把取样触发电路及对于ad的时钟考虑的和nois与sdram一样，再加一个pll???
这么个做法对不?Clock Feedback Modes的设置和补偿的对像都是看手册猜的，还要算sdram的相位，菜鸟一个，头疼啊~~~
哪位给个指导吧~~~
I/O assignment analysis的时候说
Critical Warning: Output pin "sdram_clk" (external output clock of PLL "pll:P1|altpll:altpll_component|pll_altpll:auto_generated|pll1") uses I/O standard 3.3-V LVCMOS, has current strength 2mA, output load 0pF, and output clock frequency of 100 MHz, but target device can support only maximum output clock frequency of 64 MHz for this combination of I/O standard, current strength and load
就改成了3.3V LVTTL
问：IObank的电源是3.3V,里面的I/O一些用3.3V LVTTL一些用3.3V LVCMOS可以的么？或者直接电压都不一样1.8V,2.5V,3.3V？（以前直接全部用3.3V LVTTL的）
布pcb的时候sdram哪些线要考虑等长的? 楼主要做示波器吗？ lyl520719 发表于 2013-11-2 23:48 static/image/common/back.gif
楼主要做示波器吗？
嗯~
AD一直工作在50MHz,取样电路通过每间隔N个点取样一次来控制时基，再写入fifo.
触发源与一DA控制的触发电平通过比较器后产生触发信号.
quartus已经通过了功能仿真。
时序仿真时fifo的rdempty信号有毛刺，后来发现这个fifo的写法不好，综合后的与库里的相差较大，以后估计要重写。
时序分析的时候出再好多红色的，估计就是fifo原因。
因为ad一直工作在50MHz,要是ad转换后数据fpga取样的数据不稳定的话，这个方案就废了，所以时钟在这里很关键。
正在画板子，不想在板子出来后又出现什么很严重的问题，所以要先考虑一些可能的情况和预备处理方法。 楼主多想了，时钟分配没有这么麻烦，时钟频率都不高，接不接专用时钟管脚都没关系的
另外一个IObank只支持一种电压
另外你的取样电路每隔N个点取一次的话很容易把最大值最小值丢掉 本帖最后由 qiao_zlj 于 2013-11-3 20:16 编辑
蓝色风暴@FPGA 发表于 2013-11-3 17:56 static/image/common/back.gif
楼主多想了，时钟分配没有这么麻烦，时钟频率都不高，接不接专用时钟管脚都没关系的
另外一个IObank只支持 ...
你说最大最小值那个是个问题啊，但要是10ms/div，50MHz采样率，存储空间要10ms*10/20ns = 5MB,目前存储空间设的是2.5KB
有什么解决办法么？？？
要不以后只能扩展峰峰值取样了~~~ 楼主的这个50MHZ采样，那波形是在pc上显示还是在后端加CPU显示呢？ linbaoluo3 发表于 2013-12-7 10:34
楼主的这个50MHZ采样，那波形是在pc上显示还是在后端加CPU显示呢？
后面加nios ii，目前ad取样打一拍后用signal tap 看，能看到波形，但是隔上一小段时间就会有一小部分突变的波形（可能要做时序约束），
在nios 里读取wrfull只有一次能读到数据，之前就没有再读到wrfull == 1了，做时序仿真，发现wrfull，开始是绿色的，到预触发的点后就变红了，和功能仿真不一样，正打算重写fifo~~~ qiao_zlj 发表于 2013-12-8 13:04
后面加nios ii，目前ad取样打一拍后用signal tap 看，能看到波形，但是隔上一小段时间就会有一小部分突变 ...
我现在也要做一个高速采样的，但是我的数据要发送到电脑上处理，所以数据缓存和传输成了大问题了。 linbaoluo3 发表于 2013-12-9 08:47
我现在也要做一个高速采样的，但是我的数据要发送到电脑上处理，所以数据缓存和传输成了大问题了。 ...
高速、电脑，串口就算了，网口？USB？都不容易的吧~都不懂额~~ linbaoluo3 发表于 2013-12-9 08:47
我现在也要做一个高速采样的，但是我的数据要发送到电脑上处理，所以数据缓存和传输成了大问题了。 ...
看你头像~是学linux的吧~有平台~不用管驱动可能还好~数据缓存又是问题了额~~~ qiao_zlj 发表于 2013-12-9 16:03
看你头像~是学linux的吧~有平台~不用管驱动可能还好~数据缓存又是问题了额~~~ ...
linux其实也没学得怎么样，我主要是做底层的硬件的。USB其实也不算得太难，主要是涉及的东西多了，有点应付不过来而已。数据的存储与处理确实是个很令人头疼的问题。 楼主什么时候做板子，如果可以，一起做呀。我也是做硬件的。 zhongpeng123 发表于 2013-12-10 08:40楼主什么时候做板子，如果可以，一起做呀。我也是做硬件的。
额~板子回来了~电路是通了~但是有不好的地方~以后再改进~fifo读取数据不正常~取样不稳定~比较愁时序约束~~~ qiao_zlj 发表于 2013-12-10 23:44
额~板子回来了~电路是通了~但是有不好的地方~以后再改进~fifo读取数据不正常~取样不稳定~比较愁时序约束~ ...
我qq：276378170，有机会一起学习下。
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