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本帖最后由 qiao_zlj 于 2013-11-2 18:01 编辑
要做一个显示波形的东西
芯片EP3C16Q240C8N
手册上看说,pll有专用的时钟输出管脚(只能是c0),
然后就把c0(100M)给了sdram,对应于引脚PLL2_CLKOUTp(看了几个版本的原理图都用的这个,PLL2_CLKOUTn不行么?)。
c1(100M)给的nios,
c2(50M)给的adc,
c1(100M):
关于PLL的Clock Feedback Modes,目前是这么配置的:
手册上这么说
c2(50M):现在输出给ad用的是普通的IO,手册上说这样的话是通过全局时钟直接过来的(因为给取样、触发电路的也是这个时钟)
还有:需不需要把取样触发电路及对于ad的时钟考虑的和nois与sdram一样,再加一个pll???
这么个做法对不?Clock Feedback Modes的设置和补偿的对像都是看手册猜的,还要算sdram的相位,菜鸟一个,头疼啊~~~
哪位给个指导吧~~~
I/O assignment analysis的时候说
Critical Warning: Output pin "sdram_clk" (external output clock of PLL "pll:P1|altpll:altpll_component|pll_altpll:auto_generated|pll1") uses I/O standard 3.3-V LVCMOS, has current strength 2mA, output load 0pF, and output clock frequency of 100 MHz, but target device can support only maximum output clock frequency of 64 MHz for this combination of I/O standard, current strength and load
就改成了3.3V LVTTL
问:IObank的电源是3.3V,里面的I/O一些用3.3V LVTTL一些用3.3V LVCMOS可以的么?或者直接电压都不一样1.8V,2.5V,3.3V?(以前直接全部用3.3V LVTTL的)
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