在FPGA中,如何将时钟信号延迟一个周期输出
如题!求大神解救。 移位寄存器 NJ8888 发表于 2013-10-23 22:30 static/image/common/back.gif移位寄存器
能麻烦你讲仔细一点吗?本人菜鸟 时钟延迟一个周期不和原来一样么 winster321 发表于 2013-10-23 22:59 static/image/common/back.gif
时钟延迟一个周期不和原来一样么
好吧,我搞错了,那如果将输入数据延迟一个周期? 不就插入一个D寄存器么 linjpxt 发表于 2013-10-23 23:52 static/image/common/back.gif
不就插入一个D寄存器么
这个可以的,但是如果输入的数据信号与时钟信号频率太接近的话,仿真出来的结果不是我想要的
在一篇贴子上看到的总结,大家一起学习下:http://blog.csdn.net/xiangyuqxq/article/details/7255967 王的秋天 发表于 2013-10-24 12:52 static/image/common/back.gif
在一篇贴子上看到的总结,大家一起学习下:http://blog.csdn.net/xiangyuqxq/article/details/7255967 ...
一派胡言,误人子弟的文章,别看。
同时,你需要明白,你到底需要什么,而不是去想些空洞的需求来实现。 王的秋天 发表于 2013-10-24 09:26 static/image/common/back.gif
这个可以的,但是如果输入的数据信号与时钟信号频率太接近的话,仿真出来的结果不是我想要的
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如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存. Cliff 发表于 2013-10-24 13:47 static/image/common/back.gif
一派胡言,误人子弟的文章,别看。
同时,你需要明白,你到底需要什么,而不是去想些空洞的需求来实现。 ...
其实我觉得他是讲的是一个大概思路吧,虽然不是很详细,参考一下还是好的。
另外这位兄台,你讲话真心霸气 linjpxt 发表于 2013-10-24 14:01 static/image/common/back.gif
如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存. ...
这们大神,问一个关于分频的问题,就是一个24分频,给10ns的时钟信号,出来结果很正常。
然后给1200M的时钟信号,出来结果乱七八糟的。有什么好的解决方法吗 1200m,什么猛器件阿 Fourier00 发表于 2013-10-24 21:08 static/image/common/back.gif
1200m,什么猛器件阿
FPGA有个50M的频率嘛,然后我想通过它得到一个48M的频率,我的做法是将50M倍24频到1200M然后再25分频到48M 王的秋天 发表于 2013-10-24 21:19 static/image/common/back.gif
FPGA有个50M的频率嘛,然后我想通过它得到一个48M的频率,我的做法是将50M倍24频到1200M然后再25分频到48 ...
这个要用PLL吧。我用altera C4,给48M的信号,PLL 出100M倒是没问题。 内部倍频也是1200。 王的秋天 发表于 2013-10-24 20:56 static/image/common/back.gif
其实我觉得他是讲的是一个大概思路吧,虽然不是很详细,参考一下还是好的。
另外这位兄台,你讲话真心霸 ...
我也不太喜欢门级的延时,感觉可靠性比较差。 器件根本跑不到这么高的频率,就是这个功能根本就对不了 linjpxt 发表于 2013-10-24 21:39 static/image/common/back.gif
这个要用PLL吧。我用altera C4,给48M的信号,PLL 出100M倒是没问题。 内部倍频也是1200。 ...
对的,用的是PLL Fourier00 发表于 2013-10-24 21:44 static/image/common/back.gif
器件根本跑不到这么高的频率,就是这个功能根本就对不了
用的是PLL啦 王的秋天 发表于 2013-10-24 21:45 static/image/common/back.gif
用的是PLL啦
有可能跟器件有关系的。 linjpxt 发表于 2013-10-24 21:42 static/image/common/back.gif
我也不太喜欢门级的延时,感觉可靠性比较差。
我那个他要求是给50Mhz,然后出48MHZ嘛,如果不用门级电路,只用一个PLL该怎么做啊 锁相环不能配置成24/25吗 PLL里面就有分频器啊,有分母,分子... 不知道你用的什么器件,各家都不太一样。
altera 里面就是用 altpll,里面你只要填输入频率,输出频率,相位... 分子,分母,VCO... 它会自己给你算的,而且如果不能整除的话,有个允许偏差。 Fourier00 发表于 2013-10-24 21:59 static/image/common/back.gif
锁相环不能配置成24/25吗
好像不行耶 Fourier00 发表于 2013-10-24 21:59 static/image/common/back.gif
锁相环不能配置成24/25吗
又试了下,发现可以的,谢谢了 linjpxt 发表于 2013-10-24 22:02 static/image/common/back.gif
PLL里面就有分频器啊,有分母,分子... 不知道你用的什么器件,各家都不太一样。
altera 里面就是用 altpll ...
谢谢{:smile:} linjpxt 发表于 2013-10-24 14:01 static/image/common/back.gif
如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存. ...
你的意思是用另外的一个时钟信号去控限制输出是吧,但是我不希望产生另外的时钟信号 现在的年轻人都酱紫说话吗?? cuiliang1984 发表于 2013-10-25 10:59 static/image/common/back.gif
现在的年轻人都酱紫说话吗??
呃……有什么问题吗? 感觉可以同时用输入信号作输入跟触发 边沿触发器,一对,延迟时钟 使用PLL 输入50M输出48M不是什么难题直接就能生成。如果不能生成那还是PLL吗。 NEWT 发表于 2013-10-26 09:51 static/image/common/back.gif
感觉可以同时用输入信号作输入跟触发
仿真后结果不行 王的秋天 发表于 2013-10-26 12:03 static/image/common/back.gif
仿真后结果不行
你具体是怎么弄的?要想办法让上升沿跟下降沿都触发触发器- -不知道前面逻辑电路怎么搭比较好 王的秋天 发表于 2013-10-26 12:03 static/image/common/back.gif
仿真后结果不行
http://www.amobbs.com/thread-4147967-1-1.html
找了下两个边沿同时触发的,试试这帖子的25L的方法? NEWT 发表于 2013-10-26 15:40 static/image/common/back.gif
http://www.amobbs.com/thread-4147967-1-1.html
找了下两个边沿同时触发的,试试这帖子的25L的方法? ...
25L不是一个QQ号而已吗? 王的秋天 发表于 2013-10-26 21:48 static/image/common/back.gif
25L不是一个QQ号而已吗?
看错了- -26L- - 用DDS的原理可以任意分频。。 NEWT 发表于 2013-10-26 23:56 static/image/common/back.gif
看错了- -26L- -
关键是延迟这里不好做 justin_n 发表于 2013-10-27 09:18 static/image/common/back.gif
用DDS的原理可以任意分频。。
{:handshake:} 分频已解决,不过DDS不是很懂 虚心向大神们学习啊
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