在FPGA中，如何将时钟信号延迟一个周期输出

王的秋天 · 发表于 2013-10-23 22:23:54

如题！求大神解救。

NJ8888 · 发表于 2013-10-23 22:30:00

移位寄存器

王的秋天 · 发表于 2013-10-23 22:41:40

NJ8888 发表于 2013-10-23 22:30
移位寄存器

能麻烦你讲仔细一点吗？本人菜鸟

winster321 · 发表于 2013-10-23 22:59:09

时钟延迟一个周期不和原来一样么

王的秋天 · 发表于 2013-10-23 23:06:14

winster321 发表于 2013-10-23 22:59
时钟延迟一个周期不和原来一样么

好吧，我搞错了，那如果将输入数据延迟一个周期？

linjpxt · 发表于 2013-10-23 23:52:10

不就插入一个D寄存器么

王的秋天 · 发表于 2013-10-24 09:26:35

linjpxt 发表于 2013-10-23 23:52
不就插入一个D寄存器么

这个可以的，但是如果输入的数据信号与时钟信号频率太接近的话，仿真出来的结果不是我想要的

王的秋天 · 发表于 2013-10-24 12:52:23

在一篇贴子上看到的总结，大家一起学习下：http://blog.csdn.net/xiangyuqxq/article/details/7255967

Cliff · 发表于 2013-10-24 13:47:14

王的秋天发表于 2013-10-24 12:52
在一篇贴子上看到的总结，大家一起学习下：http://blog.csdn.net/xiangyuqxq/article/details/7255967 ...

一派胡言，误人子弟的文章，别看。
同时，你需要明白，你到底需要什么，而不是去想些空洞的需求来实现。

linjpxt · 发表于 2013-10-24 14:01:42

王的秋天发表于 2013-10-24 09:26
这个可以的，但是如果输入的数据信号与时钟信号频率太接近的话，仿真出来的结果不是我想要的
...

如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存.

王的秋天 · 发表于 2013-10-24 20:56:10

Cliff 发表于 2013-10-24 13:47
一派胡言，误人子弟的文章，别看。
同时，你需要明白，你到底需要什么，而不是去想些空洞的需求来实现。 ...

其实我觉得他是讲的是一个大概思路吧，虽然不是很详细，参考一下还是好的。
另外这位兄台，你讲话真心霸气

王的秋天 · 发表于 2013-10-24 21:00:52

linjpxt 发表于 2013-10-24 14:01
如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存. ...

这们大神，问一个关于分频的问题，就是一个24分频，给10ns的时钟信号，出来结果很正常。
然后给1200M的时钟信号，出来结果乱七八糟的。有什么好的解决方法吗

Fourier00 · 发表于 2013-10-24 21:08:06

1200m，什么猛器件阿

王的秋天 · 发表于 2013-10-24 21:19:56

Fourier00 发表于 2013-10-24 21:08
1200m，什么猛器件阿

FPGA有个50M的频率嘛，然后我想通过它得到一个48M的频率，我的做法是将50M倍24频到1200M然后再25分频到48M

linjpxt · 发表于 2013-10-24 21:39:59

王的秋天发表于 2013-10-24 21:19
FPGA有个50M的频率嘛，然后我想通过它得到一个48M的频率，我的做法是将50M倍24频到1200M然后再25分频到48 ...

这个要用PLL吧。我用altera C4，给48M的信号，PLL 出100M倒是没问题。内部倍频也是1200。

linjpxt · 发表于 2013-10-24 21:42:29

王的秋天发表于 2013-10-24 20:56
其实我觉得他是讲的是一个大概思路吧，虽然不是很详细，参考一下还是好的。
另外这位兄台，你讲话真心霸 ...

我也不太喜欢门级的延时，感觉可靠性比较差。

Fourier00 · 发表于 2013-10-24 21:44:05

器件根本跑不到这么高的频率，就是这个功能根本就对不了

王的秋天 · 发表于 2013-10-24 21:45:14

linjpxt 发表于 2013-10-24 21:39
这个要用PLL吧。我用altera C4，给48M的信号，PLL 出100M倒是没问题。内部倍频也是1200。 ...

对的，用的是PLL

王的秋天 · 发表于 2013-10-24 21:45:43

Fourier00 发表于 2013-10-24 21:44
器件根本跑不到这么高的频率，就是这个功能根本就对不了

用的是PLL啦

linjpxt · 发表于 2013-10-24 21:48:25

王的秋天发表于 2013-10-24 21:45
用的是PLL啦

有可能跟器件有关系的。

王的秋天 · 发表于 2013-10-24 21:48:29

linjpxt 发表于 2013-10-24 21:42
我也不太喜欢门级的延时，感觉可靠性比较差。

我那个他要求是给50Mhz,然后出48MHZ嘛，如果不用门级电路，只用一个PLL该怎么做啊

Fourier00 · 发表于 2013-10-24 21:59:12

锁相环不能配置成24/25吗

linjpxt · 发表于 2013-10-24 22:02:45

PLL里面就有分频器啊，有分母，分子... 不知道你用的什么器件，各家都不太一样。
altera 里面就是用 altpll,里面你只要填输入频率，输出频率，相位... 分子，分母，VCO... 它会自己给你算的，而且如果不能整除的话，有个允许偏差。

王的秋天 · 发表于 2013-10-24 22:05:38

Fourier00 发表于 2013-10-24 21:59
锁相环不能配置成24/25吗

好像不行耶

王的秋天 · 发表于 2013-10-24 22:18:24

Fourier00 发表于 2013-10-24 21:59
锁相环不能配置成24/25吗

又试了下，发现可以的，谢谢了

王的秋天 · 发表于 2013-10-24 22:18:45

linjpxt 发表于 2013-10-24 22:02
PLL里面就有分频器啊，有分母，分子... 不知道你用的什么器件，各家都不太一样。
altera 里面就是用 altpll ...

谢谢

王的秋天 · 发表于 2013-10-24 22:33:21

linjpxt 发表于 2013-10-24 14:01
如果时钟数据是同步的话,应该是没有问题的,注意做一些时序约束,然后也可以选择一个合适的边沿来锁存. ...

你的意思是用另外的一个时钟信号去控限制输出是吧，但是我不希望产生另外的时钟信号

cuiliang1984 · 发表于 2013-10-25 10:59:42

现在的年轻人都酱紫说话吗？？

王的秋天 · 发表于 2013-10-25 12:18:14

cuiliang1984 发表于 2013-10-25 10:59
现在的年轻人都酱紫说话吗？？

呃……有什么问题吗？

NEWT · 发表于 2013-10-26 09:51:29

感觉可以同时用输入信号作输入跟触发

xivisi · 发表于 2013-10-26 10:08:13

边沿触发器，一对，延迟时钟

kebaojun305 · 发表于 2013-10-26 10:45:45

使用PLL 输入50M 输出48M 不是什么难题直接就能生成。如果不能生成那还是PLL吗。

王的秋天 · 发表于 2013-10-26 12:03:38

NEWT 发表于 2013-10-26 09:51
感觉可以同时用输入信号作输入跟触发

仿真后结果不行

NEWT · 发表于 2013-10-26 15:33:32

王的秋天发表于 2013-10-26 12:03
仿真后结果不行

你具体是怎么弄的？要想办法让上升沿跟下降沿都触发触发器- -不知道前面逻辑电路怎么搭比较好

NEWT · 发表于 2013-10-26 15:40:22

王的秋天发表于 2013-10-26 12:03
仿真后结果不行

http://www.amobbs.com/thread-4147967-1-1.html
找了下两个边沿同时触发的，试试这帖子的25L的方法？

王的秋天 · 发表于 2013-10-26 21:48:58

NEWT 发表于 2013-10-26 15:40
http://www.amobbs.com/thread-4147967-1-1.html
找了下两个边沿同时触发的，试试这帖子的25L的方法？ ...

25L不是一个QQ号而已吗？

NEWT · 发表于 2013-10-26 23:56:57

王的秋天发表于 2013-10-26 21:48
25L不是一个QQ号而已吗？

看错了- -26L- -

justin_n · 发表于 2013-10-27 09:18:58

用DDS的原理可以任意分频。。

王的秋天 · 发表于 2013-10-27 10:14:25

NEWT 发表于 2013-10-26 23:56
看错了- -26L- -

关键是延迟这里不好做

王的秋天 · 发表于 2013-10-27 10:15:18

justin_n 发表于 2013-10-27 09:18
用DDS的原理可以任意分频。。

分频已解决，不过DDS不是很懂

meilixinkong · 发表于 2013-10-27 10:57:33

虚心向大神们学习啊

在FPGA中，如何将时钟信号延迟一个周期输出

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