testbench读取大数据量激励信号
在VHDL语言中有这种读取激励信号的方法process
variable vline:LINE;
variable v: std_logic_vector(9 downto 0);
file invect:text is "D:\Filter_VHDL\CIC\sin_in.txt"; --读取文件"sin_in.txt"
begin
wait until rising_edge(clk);
if not (ENDFILE(invect)) then
readline(invect,vline); --readline（invect,vline）；加上read（vline,v）是每次读一行里的一个数",再执行readline（invect,vline）时就换行
read(vline,v);
Xin <= v;
end if;
end process;
问题是：在verilog语言有没有像VHDL这样的读取激励信号的方法？readline（invect,vline）；加上read（vline,v）是每次读一行里的一个数",再执行readline（invect,vline）时就换行
我需要的是读取下面这种激励信号，每个时钟周期读取一个数据（每一行一个）：
0000000000
0011011000
0100000101
0001101000
1110001001
1100100111
1110011001 tcl脚本是可以读取的，LZ可以查查，我没用过。
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