自动生成verilog文件的testbench和例化
本帖最后由 wangjun403 于 2013-8-29 14:35 编辑用vim一年多了，写了一个可以自动生成verilog文件的testbench模板和例化当前文件的插件
希望用vim的朋友喜欢，需要的请移步https://github.com/kdurant/verilog-testbench
如果发现有什么bug，欢迎通知我 字体很不错 难道vim真的不如quartus，ISE自带的编辑器和UE吗？ wangjun403 发表于 2013-8-30 23:12 static/image/common/back.gif
难道vim真的不如quartus，ISE自带的编辑器和UE吗？
我装了，输入：instance，提示我不是编辑器的命令 I是大写的
Instance 何解？？ 你是怎么安装的？用了插件管理工具(pathogen, vundle, neobundle)了吗？ wangjun403 发表于 2013-9-3 09:32 static/image/common/back.gif
你是怎么安装的？用了插件管理工具(pathogen, vundle, neobundle)了吗？
问下楼主我的powerline怎么是这样？哪里没装对？
lanliang714 发表于 2013-9-16 21:55 static/image/common/back.gif
问下楼主我的powerline怎么是这样？哪里没装对？
是powerline的字体设置问题
powerline的特殊符号，是要特别的字体的 vi怎么会不如quartus，ISE自带的编辑器和UE？可艹性远远超过这3者，只是起点比较高而已。 本帖最后由 lanliang714 于 2013-11-7 21:30 编辑
wangjun403 发表于 2013-11-6 09:12 static/image/common/back.gif
是powerline的字体设置问题
powerline的特殊符号，是要特别的字体的
有bug，
我的文件
`timescale 1 ns / 1 ns
module xxx_top #(
parameter LANE_NUM = 1
)
(
input clk_100m ,
input rst_n ,
//srio line interface
input rd ,
output wire td ,
//User IF
input clk_srio ,//srio ref clk
input srio_buf0_cs ,
input srio_buf1_cs ,
output srio_buf0_rddat ,
output srio_buf1_rddat ,
input emif_clk ,
input emif_wrdat ,
input emif_addr ,
//input emif_rd ,
input emif_wr ,
input emif_rd ,
input emif2srio_ram0_over ,
input emif2srio_ram1_over ,
output reg srio_ram0_ok ,
output reg srio_ram1_ok ,
output srio_irq ,
//status
output sysclk_locked ,
output gxbpll_locked ,
output port_initialized
);
localparamU_DLY = 1 ;
wire txclk ;
wire rxclk ;
wire clk_3125 ;//31.25M
wire clk_625 ;//62.5M
wire clk_125 ;//125M
wire clk_78125 ;//78.125M
wire ef_ptr ;//
wire sysclk ;
wire io_m_wr_address ;
wire io_m_wr_writedata ;
wire io_m_wr_byteenable;
wire io_m_wr_burstcount;
wire io_m_rd_burstcount;
wire io_m_rd_readdata;
wire io_s_wr_address ;
wire io_m_rd_address ;
wire io_m_rd_waitrequest;
wire io_m_rd_readdatavalid;
reg sys_mnt_s_chipselect;
wire sys_mnt_s_waitrequest;
reg sys_mnt_s_write ;
reg sys_mnt_s_read ;
reg sys_mnt_s_address ;
reg sys_mnt_s_writedata;
wire sys_mnt_s_readdata;
reg mnt_s_chipselect;
wire mnt_s_waitrequest;
reg mnt_s_write ;
reg mnt_s_read ;
reg mnt_s_address ;
reg mnt_s_writedata;
wire mnt_s_readdata;
reg emif2srio_ram0_over_r1;
reg emif2srio_ram1_over_r1;
//assign sysclk = clk_3125;
例化结果，有些不该有的信号 本帖最后由 wangjun403 于 2013-11-8 09:09 编辑
lanliang714 发表于 2013-11-7 21:27 static/image/common/back.gif
有bug，
我的文件
`timescale 1 ns / 1 ns
我刚才copy了你的文件去试了下，没有能重现和你同样的问题
你可以提供完整的设计文件，或者再重新测试下吗 楼主你复制后面这段了么？
localparamU_DLY = 1 ;
wire txclk ;
wire rxclk ;
。。。。。。。。。。。。。。。。。。。。。。
好像这个影响》》localparamU_DLY = 1 lanliang714 发表于 2013-11-9 18:18 static/image/common/back.gif
楼主你复制后面这段了么？
localparamU_DLY = 1 ;
你贴上去的代码我都复制了 感觉高大上啊
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