【点滴积累FPGA】宽度和长度都可配置的寄存器模型.
这是一个独立寄存器模型的VERILOG描述，调用的时候可以设置两个参数，一个是寄存器的位宽，一个是寄存器的深度。我们在VERILOG编码的项目描述中一般都将寄存器和其他数字组合逻辑写在一起，但是有时候在管脚接口出，以及异步时钟区域，或者故意延迟信号几个节拍，需要用到独立的寄存器。用这个寄存器，设置两个参数就可以实现任意位宽和深度的寄存器，非常方便。
实现代码如下：
module regs
#(parameter DATA_WIDTH=1,
parameter DATA_LEN=1)(
input clk,
input d,
output q
);
genvar i;
generate
for(i=0;i<DATA_LEN;i=i+1)
begin : gen16
reg R;
always @ (posedge clk)
if (i==0)R<=d;
else
R<=gen16.R;
end
endgenerate
assign q = gen16.R;
endmodule
1，看这代码用到了generate 关键字，这类似脚本命令，控制生成数量为 DATA_LEN 组的寄存器。
2，在for循环里面，每次调用上次的寄存器，延迟一个拍子给当前寄存器，R<=gen16.R;当前的寄存器是R 而上一次循环的寄存器是gen16.R这种表达很少用到，但是在流水线的数据里面经常遇到，但是很有用。
3，调用例化的时候我们 regs #(a,b)UU (.....);就可以实现位宽为a,长度为b的寄存器实现，简单方便。
这里我们写一个调用模块，
module wb_io(
input clk,
input d,
output q
);
regs#(2,4)regs(
.clk(clk),
.d(d),
.q(q)
);
endmodule
之后下面是生成的RTL图，看到完全正确。
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