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AUTORs哈 发表于 2013-4-11 17:20:24

Verilog中always语句块和assign语句块是并行执行还是顺序执行？

以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是顺序执行？
谢谢高手指点。
always @ (posedge clk or negedge rst)
if(!rst)
   cnt<=27'b0;
else
   cnt<=cnt+27'b1;

assign led0=cnt;
assign led1=cnt;
assign led2=cnt;
assign led3=cnt;
assign led4=cnt;
assign led5=cnt;
assign led6=cnt;

jm2011 发表于 2013-4-11 17:22:11

并行执行的；

CANSTAR 发表于 2013-4-11 17:22:31

本帖最后由 CANSTAR 于 2013-4-11 17:25 编辑

以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是顺序执行？
、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、
always语句块和assign语句块是并行执行的
各个assign语句也是并行执行的

个人觉得always语句块还是加begin end好一些。即使里面只有一条语句。

AUTORs哈 发表于 2013-4-11 17:25:21

CANSTAR 发表于 2013-4-11 17:22 static/image/common/back.gif
以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是 ...

谢谢！刚刚入门中

quanqiuy 发表于 2013-4-11 20:00:27

他们之间并行的，里面是顺序的

Fourier00 发表于 2013-4-11 20:16:26

都是并行

mayo20102012 发表于 2013-4-12 20:09:43

Fourier00 发表于 2013-4-11 20:16 static/image/common/back.gif
都是并行

顶！！！！！！

minier 发表于 2013-4-13 08:36:30

当然是并行的了！进程里边才有顺序的意味，且得阻塞赋值！

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