Verilog中always语句块和assign语句块是并行执行还是顺序执行？

AUTORs哈

以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是顺序执行？
谢谢高手指点。
always @ (posedge clk or negedge rst)
  if(!rst)
   cnt<=27'b0;
  else
   cnt<=cnt+27'b1;

  assign led0=cnt[19];
  assign led1=cnt[20];
  assign led2=cnt[21];
  assign led3=cnt[22];
  assign led4=cnt[23];
  assign led5=cnt[24];
  assign led6=cnt[25];

jm2011

并行执行的；

CANSTAR

以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是顺序执行？
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always语句块和assign语句块是并行执行的
各个assign语句也是并行执行的

个人觉得always语句块还是加begin end好一些。即使里面只有一条语句。

AUTORs哈

CANSTAR 发表于 2013-4-11 17:22
以下是module的一部分，always语句块和assign语句块是并行执行还是顺序执行？各个assign语句是并行执行还是 ...

谢谢！刚刚入门中

quanqiuy

他们之间并行的，里面是顺序的

Fourier00

都是并行

mayo20102012

Fourier00 发表于 2013-4-11 20:16
都是并行

顶！！！！！！

minier

当然是并行的了！进程里边才有顺序的意味，且得阻塞赋值！