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german010 发表于 2012-12-25 15:53:31

FGPA的多周期约束的硬件上是 如何实现的？

请教大家一下： FGPA的多周期约束的硬件上是 如何实现的？谁能给解释一下 ？

dutEngineer 发表于 2012-12-25 16:37:51

约束只是时序检测要求，在布局布线时尽量让延迟满足时序要求吧。 多周期也是定义一个时序规则，quartus通过公式算是否满足啊，布局布线算法和正常一样。 还有如果两时钟频率有固定整数倍关系且相位差固定，才有可能考虑多周期问题，否则就直接用多时钟域方法。

german010 发表于 2012-12-26 09:55:53

噢，谢谢回复，
设置了多时钟后，fpga如何实现的多周期？
如果单周期的话，只是将两条线连接起来就可以了吧，多周期的话中间加了什么环节，使FPGA可以实现多个周期的延迟？

chenguanglu 发表于 2012-12-26 12:19:16

不是你在约束里面写了多周期，fpga去实现。是你硬件上有多周期的再去写多周期约束

german010 发表于 2012-12-26 13:43:54

哦， 谢谢楼上回复
sdc文件里的内容总会影响综合的结果吧，约束的目的是让时钟上升沿正好对着要采集数据的稳定阶段，为了达到此目的，sdc里写的内容总是改变了综合结果吧 ，进而改变了fpga里的硬件实现吧，这样才能达成时钟上升沿正好对着要采集数据的稳定阶段。
我所理解的楼上的意思：因为fpga的传输数据时间延迟太长，所以出现了1个或多个周期以后数据才到达目的地，大幅度的缩短延迟时间，实现在1个时钟内是不可能的，但是可以稍微改变一点点已经确定了的多时钟延迟时间的长短，写了sdc，timequest通过了，满足了要求，此sdc再在综合的过程中起作用，稍微改变一点点fpga的综合，使硬件稍微改变一点，使时钟上升沿对着数据的稳定阶段。
是这样吗？

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