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modelsim 发表于 2012-12-21 15:27:45

弄到一块PCI的FPGA板卡，开始整它

本帖最后由 modelsim 于 2012-12-21 15:29 编辑

板卡相关资料全部上传，整个工程需要研究FPGA板卡程序、板卡驱动开发、板卡测试程序开发，请有经验的朋友指导指导

jordonwu 发表于 2012-12-21 15:31:46

啥板子啊？

rayman_ppx 发表于 2012-12-22 20:40:33

期待楼主更新啊

jjj206 发表于 2012-12-22 20:48:27

頂樓主！

rayman_ppx 发表于 2012-12-22 21:06:41

有没有板子的说明书啊?

jetli 发表于 2012-12-22 21:25:10

jordonwu 发表于 2012-12-21 15:31 static/image/common/back.gif
啥板子啊？

A
的
赛克隆
2

{:3_52:} ？

lyl520719 发表于 2012-12-23 03:37:41

这方面的资料比较少。谢谢楼主。

modelsim 发表于 2012-12-27 17:22:37

开始学verilogHDL，第一篇7段数码管的控制

Mario 发表于 2012-12-27 17:53:31

FPGA，好高深的样子

Gavin_Lee 发表于 2012-12-28 09:41:32

不错的板子

afei8856 发表于 2013-1-11 19:47:22

好东西啊 楼主

modelsim 发表于 2013-1-16 11:27:21

本帖最后由 modelsim 于 2013-1-16 11:30 编辑

一个比较简单的verilog写SPI设备程序
module write_93lc46b(
        clk,
        rst_n,
        spi_out
        );

input clk;
input rst_n;
output spi_out;
       
parameter T2US = 23'd99; //500kHz
reg cnt;
always@(posedge clk or negedge rst_n)
        if(!rst_n)
                cnt <= 7'd0;
        else if(cnt == T2US)
                cnt <= 7'd0;
        else
                cnt <= cnt + 1'b1;

reg addr;
reg data;
reg i;
reg rCS;
reg rCLK;
reg rDO;
reg spidata;
//下面的写法 SPI的时钟就会变成250kHz
always@(posedge clk or negedge rst_n)
        if(!rst_n)
                begin
                i <= 6'd0;
                rCS <= 1'b0;
                rCLK <= 1'b1;
                rDO <= 1'b0;
                addr <= 9'b101_00000;
                data <= 16'b0000_0000_0000_0000;
                spidata <= {addr,data};
                end
        else
                case(i)
                        6'd0,6'd2,6'd4,6'd6,6'd8,6'd10,6'd12,6'd14,6'd16,6'd18,6'd20,6'd22,6'd24,6'd26,6'd28,6'd30,6'd32,6'd34,6'd36,6'd38,6'd40,6'd42,6'd44,6'd46,6'd48:
                                if(cnt == T2US)
                                        begin
                                        rCLK <= 1'b0;
                                        rDO <= spidata;
                                        i <= i+1'b1;
                                        end
                        6'd1,6'd3,6'd5,6'd7,6'd9,6'd11,6'd13,6'd15,6'd17,6'd19,6'd21,6'd23,6'd25,6'd27,6'd29,6'd31,6'd33,6'd35,6'd37,6'd39,6'd41,6'd43,6'd45,6'd47,6'd49:
                                if(cnt == T2US)
                                        begin
                                        rCLK <= 1'b1;
                                        i <= i+1'b1;
                                        end
                        6'd50:
                                if(cnt == T2US)
                                        i <= i+1'b1;
                        6'd60:
                                if(cnt == T2US)
                                        begin
                                        i <= 6'd0;
                                        addr <= addr + 1'b1;
                                        data <= data + 16'b0001_0001_0001_0001;
                                        if(addr > 9'b101_11111)
                                                begin
                                                addr <= 9'b101_00000;
                                                data <= 16'b0000_0000_0000_0000;
                                                end
                                        spidata <= {addr,data};
                                        end
                        default:
                                if(cnt == T2US)
                                        i <= i+1'b1;
                endcase
               
assign spi_out = {rCS,rCLK,rDO};
                       
endmodule


以下是testbech
`timescale 1 ns/ 1 ns
module m93lc46b_top_vlg_tst();
reg clk;
reg rst_n;                                          
wire spi_out;
                     
m93lc46b_top i1 (
        .clk(clk),
        .rst_n(rst_n),
        .spi_out(spi_out)
);
initial                                                
begin                                                
        clk = 0;
        forever
                #10 clk = ~clk;
end
                                                   
initial                                                
begin                                                
        rst_n = 0;
        #1000;
        rst_n = 1;
        #5000000;
        $stop;
end
                                                   
endmodule

modelsim 发表于 2013-1-17 11:45:47

modelsim 发表于 2013-1-16 11:27 static/image/common/back.gif
一个比较简单的verilog写SPI设备程序
module write_93lc46b(
        clk,


rCS <= 1'b1;rCS应该为1使能芯片

chenjm 发表于 2013-1-17 14:00:14

不错啊，有空也学习一下。

afei8856 发表于 2013-2-4 10:50:12

有板子的资料吗 这好像都是芯片资料啦

laozheng002 发表于 2013-2-4 11:40:07

板子的实物图呢？

i_kkyu 发表于 2013-2-4 14:02:08

资料提供给大家了，大家一起整。。{:lol:}

modelsim 发表于 2013-2-5 13:17:09

i_kkyu 发表于 2013-2-4 14:02 static/image/common/back.gif
资料提供给大家了，大家一起整。。

所有的资料都上了

aaa8001 发表于 2013-2-5 13:24:58

有空看看，标记下

afei8856 发表于 2013-3-4 17:37:22

楼主上个开发板的图呗

song77 发表于 2013-7-23 14:43:31

太好了，也学习学习，

livelei 发表于 2013-12-5 15:52:16

http://www.amobbs.com/thread-5560189-1-1.html

livelei 发表于 2013-12-5 15:53:17

刚好看了上面的帖子就在楼主这里搜到资料了 yeah

cxhy 发表于 2013-12-5 21:41:26

顶一顶楼主

guolh_bj 发表于 2013-12-10 15:18:32

貌似见过这个FPGA的设计～～～～～～～～板子做的也不错～

guolh_bj 发表于 2013-12-10 15:36:24

驱动和测试程序及FPGA都只是FIFO测试的，没有SDRAM部分呢的驱动、测试及FPGA~~~guolh@163.com

catshit_one 发表于 2014-12-9 09:15:19

只能先MARK

lpandadp 发表于 2015-1-24 17:56:48

好资料啊，这准备搞这个呢

lpandadp 发表于 2015-1-29 13:40:52

是用软核产生的吗

xh2008email 发表于 2015-3-13 19:40:26

非常好，正需要呀，{:smile:}

lanliang714 发表于 2015-3-15 10:53:26

最近也要做这方面东西：）

liyang53719 发表于 2015-3-15 22:40:13

不知道楼主用的怎么样了？

aaa8001 发表于 2015-3-26 12:26:40

非常需要，有没有板的图片啊

liucoldstarplus 发表于 2015-6-22 11:30:21

最近我也在研究PCI，谢谢楼主分享

moeyard 发表于 2015-8-6 13:26:44

看成pcie 了

machineal 发表于 2015-8-11 09:41:32

支持一下，升级有急用

fdcnuaa 发表于 2015-11-15 09:48:44

mark，准备学习一下

深海烟花 发表于 2016-6-25 21:03:30

楼主不错，下了东西就要支持一下

请叫我风哥 发表于 2016-6-28 20:51:41

这帖子有年头了，还在用cyclone ii

ackyee 发表于 2016-6-28 21:02:34

以前玩过netfpga也是pcie x4的 那吊吊的玩了一个月项目停了

xxc007 发表于 2017-2-21 11:21:53

多谢楼主

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