论坛首页 › FPGA › FPGA+cy68013调试出现的奇怪问题，各位请进

kingkoyan 发表于 2012-11-12 10:12:42

FPGA+cy68013调试出现的奇怪问题，各位请进

本帖最后由 kingkoyan 于 2012-11-12 10:12 编辑

因为实际需要，这几天自己做了个usb的小模块，开板回来后自己买了芯片cy68013（56引脚ssop封装的）和元器件，焊好后就开始了测试。
用万用表测试了芯片的工作电压3.29v，由fpga输出提供给68013的时钟频率24MHZ，下载固件到68013后测得的clkout输出的频率48MHZ，这些都没啥问题，用手摸了下芯片有点发热，这些都说明芯片正常工作。
然后打开电脑的设备管理器，也找到了硬件，说明芯片和设备驱动正常工作。


找到了硬件；


测试usb的速度

打开传输的结果，问题就在此，我在fpga内面的程序就是输出的数不停的加1，从上面的图可以看出：
最开始传输数据的时候还是一直加1的，是正确的，可是传着传着就不正确了，一直到后面全部都是0，没有数据了，这是什么原因呢？求各位大侠指点。
00B032 FF 33 FF 34 FF 35 FF 36 FF 37 FF 38 FF 39 FF
00C03A FF 3B FF 3C FF 3D FF 3E FF 3F FF 40 FF 41 FF
00D042 FF 43 FF 44 FF 45 FF 46 FF 47 FF 48 FF 49 FF
00E04A FF 4B FF 4C FF 4D FF 4E FF 4F FF 50 FF 51 FF
00F052 FF 53 FF 54 FF 55 FF 56 FF 57 FF 58 FF 59 FF
01005A FF 5B FF 5C FF 5D FF 5E FF 5F FF 60 FF 61 FF
011062 FF 63 FF 64 FF 65 FF 66 FF 67 FF 68 FF 69 FF
01206A FF 6B FF 6C FF 6D FF 6E FF 6F FF 70 FF 71 FF
013072 FF 73 FF 74 FF 75 FF 76 FF 77 FF 00 00 00 00
014000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
015000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
016000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
017000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
018000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
019000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
01A000 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
传到上位机的具体内容

FPGA程序很简单，就是每来一个clk就将要输出的数+1，在slave fifo 模式下，通过批量同步写数据的方式，将数据写到cy68013中，让后cy68013上传到pc机。程序如下：
module wr_fifo(
//input :
      rst,
      clk,               
//USB interface :
      data_out,                        //-->fifo_db;
      u_slwr,                              //-->u_slwr#;
      u_slcs,                              //select FIFO of CY68013 --> slcs#;
      
      u_addr0,
      u_addr1,
      
      u_flagb//满标志
                              );
                              
//input :
input      rst,
      clk;                              
input      u_flagb;
      

      
//USB interface :
output                u_slwr,                              //-->u_slwr#;
                u_slcs,                              //select FIFO of CY68013 --> slcs#;
      
                u_addr0,
                u_addr1;

output               data_out;                              //-->fifo_db;
regSLWR_delay,   u_slwr;                              //-->u_slwr#;                        
reg                      data_out;                        //-->fifo_db;
//internal registers :

reg            STATE;

parameter          IDLE=2'd1,
                WRITE=2'd2;

always @(posedge clk or negedge rst)
begin
if(!rst)
      begin
      data_out<=8'h00;
      SLWR_delay<=1'b1;
      
      STATE<=IDLE;
      end
else
      begin
      case(STATE)
      IDLE:
                begin
                if(u_flagb==1'b1)
               begin   
               STATE<=WRITE;
               end
                else
                begin
                STATE<=IDLE;
                SLWR_delay<=1'b1;
                end
                end
      WRITE:
                begin
                if(u_flagb==1'b1)
                        begin
                        SLWR_delay<=1'b0;
                        data_out<=data_out+1'b1;
                        STATE<=WRITE;
                        end
                else
                        begin
                        SLWR_delay<=1'b1;
                        STATE<=IDLE;
                        end
                end
      default:
                STATE<=IDLE;
      endcase
      end
end
               

assign u_addr0 = 1'b0;
assign u_addr1 = 1'b1;
assign u_slcs =1'b0;

always @(posedge clk)
u_slwr <= SLWR_delay;

endmodule

labi40 发表于 2013-6-4 14:59:05

太高深了，只能谦虚学习

nzk123 发表于 2013-6-4 20:43:37

贴出你的固件程序

xhudiao 发表于 2013-10-28 16:44:11

不知楼主的问题解决没有？最近在搞这个，愿听楼主详解经验

cyusb3014 发表于 2013-11-6 15:25:59

问题还是出在FPGA程序上，多半是时序不对引起的。

查看完整版本: FPGA+cy68013调试出现的奇怪问题，各位请进