riverblue2010 发表于 2012-11-2 19:17:55

fpga控制AD求助

我用的AD7760，数据线ad_db设置的是inout时序如图所示。现在我的问题是：写入寄存器没问题，DRDY输出正常；
当DRDY为0时，我需要把CS和RW拉低，然后读取AD输出到数据线上的值.
如果我在检测DRDY为0之前，设置数据线ad_db=16'hzzzz;此时，DRDY输出正常，但是CS和RW始终为高，而程序中应该是有低有高；
如果我在检测DRDY为0之前，不将数据线ad_db高为高阻，则，DRDY、CS和RW都正常，但是此时数据线ad_db上始终为最后一次写入ad_db上的值，而不是AD转换的值。
求大虾指点，卡在这块儿了。

Flyback 发表于 2012-11-2 19:37:38

天价ADC没用过

没明白什么意思，CS 和 RW不是应该由你的fpga控制吗，为何会不正确

16根数据线加上拉电阻了吗

gnocy 发表于 2012-11-2 20:29:36

建议上代码

jimmy_xt 发表于 2012-11-2 20:42:04

AD7760超高端AD啊，用过最好的ADC也就ADS1271{:mad:}

riverblue2010 发表于 2012-11-2 21:33:08

Flyback 发表于 2012-11-2 19:37 static/image/common/back.gif
天价ADC没用过

没明白什么意思，CS 和 RW不是应该由你的fpga控制吗，为何会不正确


CS和RW是由FPGA控制的，就是ad_db不设为高阻就按设置的跑，如果加上，就一直高了
数据线没接上拉电阻。
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