baobaodreamer 发表于 2012-10-6 10:10:43

DDR控制器验证问题

有一句程序是这样编写的如：dq_d(15 downto 0)<=dqout( 15 downto 0) when dqoe1='1' else (others=>'Z');用ISE自带的仿真软件进行时序仿真时高阻态可以输出，但是下载到板子的时候就输出不了高阻态，抓取的波形应该显示高阻态的位置显示的都是'0’，请问这是什么原因造成的呢 亟待解决 谢谢各位

baobaodreamer 发表于 2012-10-6 13:29:02

求懂的人赐教呀

玉草夕林 发表于 2012-10-7 18:49:31

我原来貌似也遇到过这样的问题……查看相关资料说，应避免在FPGA内部使用高阻态！我大致记得书中话的意思是：在开发流程中，内部三态总线会出现一个严重的问题。由于大多数EDA算法的理论模型是基于布尔代数，软件工具无法处理的高阻抗状态。三态总线会在优化、时序分析、验证和测试上出现问题。高阻态好像只能用在FPGA的输出端口，如果是输出到外设，就好像应该没问题……

baobaodreamer 发表于 2012-10-8 13:53:19

玉草夕林 发表于 2012-10-7 18:49 static/image/common/back.gif
我原来貌似也遇到过这样的问题……查看相关资料说，应避免在FPGA内部使用高阻态！我大致记得书中话的意思是 ...

嗯 对的 在顶层模块可以输出高阻态，底层的话就不能。我的程序编好如果下载到板子调试需要编写测试文件，测试文件就作为顶层了，高阻态就不能输出，真是郁闷 没有其他的解决方法吗
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