论坛首页 › FPGA › 一串的数据流有什么方法可以简单实现?

bad_fpga 发表于 2012-5-27 11:32:19

一串的数据流有什么方法可以简单实现?

比如always@(posedge clk)
begin

                              x1        <=        x ;
                x2        <=        x1 ;
                x3        <=        x2 ;
                x4        <=        x3 ;
                x5        <=        x4 ;
                x6        <=        x5 ;
                x7        <=        x6 ;
                x8        <=        x7 ;
......
               
               
end
假如我的数据是X,X1,X2,X3,X4,X5.......XN,我不想一个一个的这样输,有没好办法呢?

NJ8888 发表于 2012-5-27 12:39:56

本帖最后由 NJ8888 于 2012-5-27 12:41 编辑

VHDL这样写，x:bufferstd_logic_vector(255 downto 0)
x(255 downto 1)<=x(254 downto 0);这是个SHIFTER，在时钟作用下移位。verilog我能看懂部分代码，不会写（幼儿园水平）

xivisi 发表于 2012-5-27 13:49:48

    wire/register wA;

    genvar ShiftCount;
    generate for(ShiftCount=1;ShiftCount<N;ShiftCount=ShiftCount+1)
      begin
............................
      end
    endgenerate

xivisi 发表于 2012-5-27 13:50:24

还有其他实现

bad_fpga 发表于 2012-5-27 14:32:57

xivisi 发表于 2012-5-27 13:49 static/image/common/back.gif
wire/register wA;

    genvar ShiftCount;


还需要定义寄存器数组吗?

xivisi 发表于 2012-5-27 14:41:03

bad_fpga 发表于 2012-5-27 14:32 static/image/common/back.gif
还需要定义寄存器数组吗?

你的X是什么数组就是什么什么数组

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