用VHDL实现将50MHZ分频为8HZ
我想问问怎样用VHDL实现将50MHZ分频为8HZ用于28BYJ48步进电机的 计数啊 记到3125000个 计数分频输出即可 Apocalypse 发表于 2012-4-2 20:08 static/image/common/back.gif计数啊 记到3125000个
那如果我想分频为200KHZ或者200HZ 应该计数到多少? candicegreen 发表于 2012-4-5 19:25 static/image/common/back.gif
那如果我想分频为200KHZ或者200HZ 应该计数到多少?
做除法 50M除以你要的 再除以2 Apocalypse 发表于 2012-4-5 21:58 static/image/common/back.gif
做除法 50M除以你要的 再除以2
再除于2 干嘛?不是每个时钟上升沿计数一次吗? Apocalypse 发表于 2012-4-5 21:58 static/image/common/back.gif
做除法 50M除以你要的 再除以2
那要是除之后得到的结果不是整数呢?
例如 我要得到16384hz peixiuhui 发表于 2012-4-6 08:38 static/image/common/back.gif
再除于2 干嘛?不是每个时钟上升沿计数一次吗?
再除于2 ,因为一个周期一个上升沿一个下降沿,要翻转两次。 candicegreen 发表于 2012-4-6 09:48 static/image/common/back.gif
那要是除之后得到的结果不是整数呢?
例如 我要得到16384hz
分数分频,390625/128 楼主在用VHDL,为何还在问这样的问题。
估记醉翁之意不在酒吧。 candicegreen 发表于 2012-4-6 09:48 static/image/common/back.gif
那要是除之后得到的结果不是整数呢?
例如 我要得到16384hz
依据DDS的原理 写一个DDS的VHDL 建议看看我发的贴 fwluck 发表于 2012-4-6 12:11 static/image/common/back.gif
楼主在用VHDL,为何还在问这样的问题。
估记醉翁之意不在酒吧。
因为我不懂 就这么简单 用clk_wiz_ds709这个时钟管理的IP,我用的是xilinx DanielDeng 发表于 2012-4-6 11:29 static/image/common/back.gif
再除于2 ,因为一个周期一个上升沿一个下降沿,要翻转两次。
EN ,在Verilog中,
always @(posedge clk or negedge rst_n)
是检测 时钟上升沿的。 如果需要任意分频的话,不妨去看看DDS的原理,利用DDS原理可以任意的分频{:lol:} 也可以做锁相环的小数分频,同样可以出你想要的频率{:lol:} 别欺负他了,他连分频数都没算清楚,你叫他搞DDS
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