用VHDL实现将50MHZ分频为8HZ

candicegreen · 发表于 2012-4-2 19:59:41

我想问问怎样用VHDL实现将50MHZ分频为8HZ 用于28BYJ48步进电机的

Apocalypse · 发表于 2012-4-2 20:08:08

计数啊记到3125000个

sky_walker · 发表于 2012-4-2 21:10:31

计数分频输出即可

candicegreen · 发表于 2012-4-5 19:25:55

Apocalypse 发表于 2012-4-2 20:08
计数啊记到3125000个

那如果我想分频为200KHZ或者200HZ 应该计数到多少？

Apocalypse · 发表于 2012-4-5 21:58:47

candicegreen 发表于 2012-4-5 19:25
那如果我想分频为200KHZ或者200HZ 应该计数到多少？

做除法 50M除以你要的再除以2

peixiuhui · 发表于 2012-4-6 08:38:59

Apocalypse 发表于 2012-4-5 21:58
做除法 50M除以你要的再除以2

再除于2 干嘛？不是每个时钟上升沿计数一次吗？

candicegreen · 发表于 2012-4-6 09:48:21

Apocalypse 发表于 2012-4-5 21:58
做除法 50M除以你要的再除以2

那要是除之后得到的结果不是整数呢？
例如我要得到16384hz

DanielDeng · 发表于 2012-4-6 11:29:47

peixiuhui 发表于 2012-4-6 08:38
再除于2 干嘛？不是每个时钟上升沿计数一次吗？

再除于2 ，因为一个周期一个上升沿一个下降沿，要翻转两次。

ibmx311 · 发表于 2012-4-6 11:46:37

candicegreen 发表于 2012-4-6 09:48
那要是除之后得到的结果不是整数呢？
例如我要得到16384hz

分数分频,390625/128

fwluck · 发表于 2012-4-6 12:11:14

楼主在用VHDL，为何还在问这样的问题。
估记醉翁之意不在酒吧。

YFM · 发表于 2012-4-6 13:48:42

candicegreen 发表于 2012-4-6 09:48
那要是除之后得到的结果不是整数呢？
例如我要得到16384hz

依据DDS的原理写一个DDS的VHDL 建议看看我发的贴

candicegreen · 发表于 2012-4-6 15:08:32

fwluck 发表于 2012-4-6 12:11
楼主在用VHDL，为何还在问这样的问题。
估记醉翁之意不在酒吧。

因为我不懂就这么简单

wangshaosh123 · 发表于 2012-4-6 15:36:50

用clk_wiz_ds709这个时钟管理的IP，我用的是xilinx

peixiuhui · 发表于 2012-4-6 21:16:38

DanielDeng 发表于 2012-4-6 11:29
再除于2 ，因为一个周期一个上升沿一个下降沿，要翻转两次。

EN ,在Verilog中，
always @(posedge clk or negedge rst_n)
是检测时钟上升沿的。

苦行僧 · 发表于 2012-4-6 22:11:59

如果需要任意分频的话，不妨去看看DDS的原理，利用DDS原理可以任意的分频

ShawnLinson · 发表于 2012-4-6 22:26:49

也可以做锁相环的小数分频，同样可以出你想要的频率

linjpxt · 发表于 2012-4-13 17:14:43

别欺负他了,他连分频数都没算清楚,你叫他搞DDS

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