Spartan 6 LX4 + 32MB DRAM 板子以及串接电阻的必要性
http://www.sioi.com.au/shop/product_info.php/cPath/24/products_id/47Key components
XC6SLX4-3TQG144C
256Mb DRAM 16Mx16 DDR400
4Mb SPI Flash configuration memory (2.7Mb FPGA 1.3Mb user)
62.5 MHz low jitter crystal oscillator
64 way expansion edge connector 1mm pitch 38 user IO (2.5V rail)
Xilinx standard 14 pin JTAG header
User controlled LED
Physical
Dimensions 76mm x 41mm x 16mm
Weight 23g net
Power consumption 160mA @2.5V and 85mA @1.25V typical
Kit contents
FS604 main board
Power regulator USB2V5A800 (plug into a USB port to power unit)
USB cable (power only)
DRAM controller IP core DDR166
Reference design: MicroBlaze + DRAM + UART + GPIO
Compatibility
Compatible with free Xilinx ISE WebPACK software
Compatible with Xilinx ISE, EDK and SDK software
Compatible with Xilinx MicroBlaze soft CPU
线路图在此 http://www.sioi.com.au/download/FS604-FS609.pdf
从线路图看, FPGA 和 DDR 内存之间没有串接电阻, 参考其他线路, 一般有串接电阻.
http://www.ourdev.cn/forum.php?mod=viewthread&tid=4011521
[亮骚] 给OMAP3核心板做了个底板，XC3S50AN+DDR，能推TFT 24位色17、19、22高分大屏
是否一定需要串接电阻呢 ? 串接电阻有什么作用, 请高手解释.
信号完整性吧 spartan6不是有片上终端电阻吗，不用外部加 The LX4 and the devices in the TQG144 and CPG196 do not support the MCBs
不支持MCB是否也有片上终端电阻 ? 不支持的话当然就没有MCB了，DDR的速度本来也不是很快，不加端接应该问题不大 那是阻抗匹配电阻，能减少信号的反弹。这电阻经常都没加。但是加了以后能降低布线的难度。 阻抗匹配电阻是加在FPGA端, 还是DDR端呢 ?
看论坛给OMAP3核心板做了个底板，XC3S50AN+DDR 例子电阻靠近 FPGA.
另外参考s3e starter板子, 16根数据线的电阻靠近DDR芯片,
差分时钟电阻也靠近DDR芯片, 其他信号电阻放在靠近FPGA的地方.
有什么讲究吗 ?
在这个帖子中 http://www.ourdev.cn/forum.php?mod=viewthread&tid=4011521,
楼主 wei1985_5 提到
因为用FPGA可以随便调管脚，所以把信号全布在了正面，背面是地平面，做了0.8mm厚的板子，
让信号线与地平面距离能近一些，算下传输线阻抗，接上端接电阻,等长没有太注意，
因为算了下发现这么点的长度差距所产生的延迟在这个速度上对时序影响不大，大致画了下相差在几十个mil左右，于是就这么跑了.....
其实速度还好把，一百多兆我感觉基本乱画就可以。
之前还画了一个端接电阻也没有放的双面板子跑DDR，在FPGA里调整了下时钟，也跑到了这个速度。
不要端接电阻, 也可以在双面板跑 100 多M
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