Julius20110 发表于 2012-1-8 19:37:52

FPGA几个弱弱的问题，希望有学之士帮忙解决一下。谢谢啦！

1.我一直不是很明白GCLK(全局时钟)和PLL（锁相环）的作用？有16个时钟输入引脚。具体就是GCLK的输入有多种方式，最不清楚的就是好多专用的时钟输入引脚，我们设计的50MHz的晶振到底要连接几个这样的引脚？是不是FPGA里用到大于50MHz的频率是就要用到PLL呀？只能用PLL来倍频吗？PLL可以倍频和分频的功能？

2. VCCA and VCCD_PLL的退偶问题。我看"Cyclone III Device Family Pin Connection Guidelines"文档上说：
“Use seperate power island for VCCA and VCCD_PLL. PLL power supply may originate from another plane on the board but must be isolated using a ferrite bead or other equivalent methods.”这些方法来退偶的。我看好多没有用这个方法退偶的，难道也可以正常工作吗？
3.FPGA上有VCCIO ,VCCINT这些电压，我看好像不是每个这样的引脚都放一个104的退偶电容，一般会少2~3个，这些电容的数量是怎么决定的呀？？
4.VREFBN 这个引脚是不是用来做电压基准的呀？它一般什么时候可以用的呀？？看手册好少提到这个问题。
5.PLL的问题，是不是高于50MHz的频率输出就要通过来输出呀？？一般低于50MHz的时钟输出就可以通过用户I/O输出呀？？
            以上问题看上去有点弱弱的感觉，但是对于初学者来说肯定有点难以理解，希望有学知识可以回答一下子。

tyut_yun 发表于 2012-1-8 20:20:23

回复【楼主位】Julius20110
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不是很清楚。

qwic 发表于 2012-1-9 12:20:31

1.每个PLL有4个GCLK输入，你用的FPGA有4个PLL，所以有16个GCLK。每个PLL的4个GCLK可以接四路时钟或两路差分时钟，这样FPGA在工作时PLL可以动态切换使用不同的时钟输入。如果只需要用50MHz时钟，用任意一个GCLK即可，其余未用的GCLK接地。

2.VCCA和VCCD_PLL退耦按手册上的方法用磁珠隔离即可。不用磁珠或许也可以工作，但隐含了不稳定因素，尤其主频很高的情况。

3.主频高逻辑复杂的应用，104电容尽量一对一接，PCB空间不够优先保证VCCINT的电容。

4.VREF引脚可以当做普通IO用，只在特定情况下用于电压基准，具体看手册。

5.PLL输出用PLL_OUT脚，单端输出用PLL_OUTp，不要用PLL_OUTn。用普通IO输出也可以，但时序特性不如PLL_OUT好。

Julius20110 发表于 2012-1-9 20:48:06

回复【2楼】qwic
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谢谢！！你这些回答正是我想要的，Thank you.

alphalovelife 发表于 2012-1-10 11:33:21

很有用的，楼主考虑画cyclone iii的板子吧？

the_wind_blows 发表于 2012-1-10 16:42:09

学习了！有用。

zhengdf 发表于 2012-1-12 11:08:41

理论上每个电源引脚都放104电容，实际根据布局，如果两管脚临近可以只使用一个电容，根据经验，有时候偷工减料可以工作，但是，可能存在隐患，如果板子空间允许，尽量都加上电容去耦。

medea 发表于 2012-1-12 20:11:21

学习学习
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