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1.我一直不是很明白GCLK(全局时钟)和PLL(锁相环)的作用?有16个时钟输入引脚。具体就是GCLK的输入有多种方式,最不清楚的就是好多专用的时钟输入引脚,我们设计的50MHz的晶振到底要连接几个这样的引脚?是不是FPGA里用到大于50MHz的频率是就要用到PLL呀?只能用PLL来倍频吗?PLL可以倍频和分频的功能?
2. VCCA and VCCD_PLL的退偶问题。我看"Cyclone III Device Family Pin Connection Guidelines"文档上说:
“Use seperate power island for VCCA and VCCD_PLL. PLL power supply may originate from another plane on the board but must be isolated using a ferrite bead or other equivalent methods.”这些方法来退偶的。我看好多没有用这个方法退偶的,难道也可以正常工作吗?
3.FPGA上有VCCIO ,VCCINT这些电压,我看好像不是每个这样的引脚都放一个104的退偶电容,一般会少2~3个,这些电容的数量是怎么决定的呀??
4.VREFB[1..8]N[0..2] 这个引脚是不是用来做电压基准的呀?它一般什么时候可以用的呀??看手册好少提到这个问题。
5.PLL的问题,是不是高于50MHz的频率输出就要通过来输出呀??一般低于50MHz的时钟输出就可以通过用户I/O输出呀??
以上问题看上去有点弱弱的感觉,但是对于初学者来说肯定有点难以理解,希望有学知识可以回答一下子。 |
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曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……
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