woshigeshuai 发表于 2011-12-30 20:31:06

鸭子问:不会用ISE和XC2S50,哪位给小弟些资料

手头上有块XC2S50最小系统,自己在XILINX官网找到资料,DIY了并口JTAG.
然后下载了ISE9.1. 跟着软件提供的Quick Start,建工程,模拟仿真,查语法,时钟约束等.
最后引脚配制不成功, assgin pin location这一关,安装资料上说,选择LOG这一项,时钟是哪一脚,就写上去.可我怎么也改不了,只能选择BANK0到BANK7
哪位高手知道,帮解答一下.

还有哪位大侠知道哪里可以学习XILINX和ISE的,本论坛找边了,都是学ALTERRA的,XILINX的资料了了无几.百度也找边了.
最好是从简单的全程开始,一点一点学VHDL或verilog,谢谢

woshigeshuai 发表于 2011-12-30 22:22:43

看了很多用Quartus 里面很简单，写好代码，配制引脚，下载观看。
用ISE怎么弄啊，我连现在点亮一个LED都不知道怎么搞，哪位帮帮忙

cy123 发表于 2011-12-31 08:04:41

论坛上有,给你一个地址
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=5067847&bbs_page_no=1&search_mode=3&search_text=cy123&bbs_id=9999

arokh 发表于 2012-2-1 23:57:10

配置引脚不都是写一个UCF文件吗？
格式如下：

#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET          "CCLK"        LOC        =        "U16";
NET          "CH"        LOC        =        "L2";
NET          "FLED0"        LOC        =        "J16";
NET          "FLED1"        LOC        =        "J17";
NET          "FLED2"        LOC        =        "J14";
NET          "FLED3"        LOC        =        "J15";
NET          "FLED4"        LOC        =        "J13";
NET          "FLED5"        LOC        =        "J12";
NET          "FPGA_CLK"        LOC        =        "R10";
#PACE: End of Constraints generated by PACE

能看懂吧？自己改改，保存成*.ucf加入到项目里面

pontiff 发表于 2012-2-2 11:13:30

英文不错的话，直接看user guide，没有搞不定
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