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nevll01061314 发表于 2011-12-13 16:23:18

刚刚开始学习CPLD，测量有源晶振频率出问题了

用示波器测10M的有源晶振，晶振输出接EPM240的GCLK脚，但是测量的频率居然只有160HZ，示波器用的是500M的，应该够。这个频率与写入的代码没有关系吧？不知有没有人碰到过，望指点迷津。现在以GCLK为时钟基准，输出的PWM也是低频的。

NJ8888 发表于 2011-12-13 16:38:06

先砸了示波器,在不行换晶体

nevll01061314 发表于 2011-12-13 16:48:26

公司的财产，得赔！！应该不是晶振的问题

ahuang227 发表于 2011-12-13 17:01:43

将示波器的时间档打到200ns看看呢？有些示波器的显示有问题，

daixizheng 发表于 2011-12-13 18:12:07

首先 检查下示波器 是不是使用不太规范。。拿个好的晶振 看看能不能测出 预计的 值！！

示波器没问题的话那就只有那个10M晶振 不行了。。。

cexo 发表于 2011-12-14 00:36:04

不听话的得打，怪事得用怪方法对付。./emotion/em052.gif

nevll01061314 发表于 2011-12-14 09:04:40

module Q_switch(CLK,Pwm);

parameter Pulse_width=16'd10;
parameter Cycle_pwm=16'd50;

input CLK;
output Pwm;
reg CNT;
reg pwm_cnt1,pwm_cnt2;
reg Pwm,pwm_status;

always@(posedge CLK)
begin
   CNT=CNT+24'd1;
   if(CNT==24'd10)//ns计数
       begin
            CNT=24'd0000000;
               if(pwm_cnt1<Pulse_width)
                   begin
                   pwm_status=1'd1;
                   Pwm = pwm_status;//高电平
                   end
               else
                  begin
                  pwm_status=1'd0;
                  Pwm = pwm_status;//低电平
                  end
               pwm_cnt1=pwm_cnt1+16'd1;
               if(pwm_cnt1>=Cycle_pwm)
                  begin
                  pwm_cnt1=pwm_cnt1+16'd0;
                  end
       end
end

endmodule
这是写的，刚开始学，还请多指教啊！分频出来的也是15HZ左右的波形

nevll01061314 发表于 2011-12-14 10:20:48

刚刚再测了一次，发现示波器测量出来有158HZ和10MHZ两个频率，请问如何消除158hz？？

mayiqing888 发表于 2011-12-14 11:05:14

你这个158HZ是测的哪？

Nuker 发表于 2011-12-14 13:43:38

158Hz显然是lz打到1ms/div的扫描速度档测得，所以lz应该响应一楼的要求：砸了示波器。

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