问:由FPGA的PLL产生的差分时钟供两片AD使用
由FPGA的PLL产生的差分时钟供两片AD使用。大家帮忙看看电路图有没有问题。http://cache.amobbs.com/bbs_upload782111/files_47/ourdev_688203G92ZQL.JPG
(原文件名:QQ截图未命名5.JPG) FPGA锁相环相位抖动过大,不适合用于与模拟接口。 回复【楼主位】xuwenqiang
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其实看你用fpga的,fpga的引脚都有延时,altera的好像不打适合这个场合,建议采用xilinx的dll产生相移180的两个时钟,利用fpga的ddr触发器输出 时钟改为其他接口实验一下,差分时钟会有些抖动的,另外带两个元件,需要实验呀
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