问：由FPGA的PLL产生的差分时钟供两片AD使用

xuwenqiang · 发表于 2011-10-24 16:37:30

由FPGA的PLL产生的差分时钟供两片AD使用。大家帮忙看看电路图有没有问题。

(原文件名:QQ截图未命名5.JPG)

david1234 · 发表于 2011-10-24 16:46:44

FPGA锁相环相位抖动过大，不适合用于与模拟接口。

nianzhong · 发表于 2011-10-25 11:31:47

回复【楼主位】xuwenqiang
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其实看你用fpga的，fpga的引脚都有延时，altera的好像不打适合这个场合，建议采用xilinx的dll产生相移180的两个时钟，利用fpga的ddr触发器输出

cccjjj · 发表于 2011-10-28 16:59:52

时钟改为其他接口实验一下，差分时钟会有些抖动的，另外带两个元件，需要实验呀

问：由FPGA的PLL产生的差分时钟供两片AD使用

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