论坛首页 › FPGA › 求助！ Verilog写的8位乘法器，在Quartus II 9.0sp2下编译，实在不知道问题出在哪，麻烦大家

guoying329 发表于 2011-9-17 14:19:23

求助！ Verilog写的8位乘法器，在Quartus II 9.0sp2下编译，实在不知道问题出在哪，麻烦大家

module mult(result, opa, opb);
        input opa, opb;
        output result;
    parameter size = 8, longsize = 16;
        wireopa,opb;
        regresult;
       
        begin:mult2
      regshift_opa,shift_opb;
                shift_opa = opa;
                shift_opb = opb;
                result = 0;
                repeat(size)
                        begin
                                if(shift_opb)
                                        result = result + shift_opa;
                                       
                                shift_opa = shift_opa << 1;
                                shift_opb = shift_opb >> 1;
                        end
        end
endmodule



报错：Error (10170): Verilog HDL syntax error at mult.v(8) near text "begin";expecting an identifier ("begin" is a reserved keyword ), or "endmodule", or a parallel statement
Error (10170): Verilog HDL syntax error at mult.v(10) near text "=";expecting ".", or an identifier, or "(", or "["
Error (10112): Ignored design unit "mult" at mult.v(1) due to previous errors

money_2011 发表于 2011-9-17 15:44:21

找本书或例程看看,你这样写不单语法错,而且完全不能工作的.你真当它是单片机哪样编程.

zkf0100007 发表于 2011-9-17 15:52:41

begin是关键字 ,一步步来吧 ,语法搞清楚再说

brahen 发表于 2011-9-17 15:55:49

先搞清楚语法，其次，repeat是不能综合的！必然出错。

freud 发表于 2011-9-17 21:16:26

呃，鼓励一下楼主

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