求助！ Verilog写的8位乘法器，在Quartus II 9.0sp2下编译，实在不知道问题出在哪，麻烦大家

guoying329

module mult(result, opa, opb);
        input opa, opb;
        output result;
    parameter size = 8, longsize = 16;
        wire[size:1]opa,opb;
        reg[longsize:1]result;
       
        begin:mult2
        reg[longsize:1]shift_opa,shift_opb;
                shift_opa = opa;
                shift_opb = opb;
                result = 0;
                repeat(size)
                        begin
                                if(shift_opb[1])
                                        result = result + shift_opa;
                                       
                                shift_opa = shift_opa << 1;
                                shift_opb = shift_opb >> 1;
                        end
        end
endmodule



报错：Error (10170): Verilog HDL syntax error at mult.v(8) near text "begin";  expecting an identifier ("begin" is a reserved keyword ), or "endmodule", or a parallel statement
Error (10170): Verilog HDL syntax error at mult.v(10) near text "=";  expecting ".", or an identifier, or "(", or "["
Error (10112): Ignored design unit "mult" at mult.v(1) due to previous errors

money_2011

找本书或例程看看,你这样写不单语法错,而且完全不能工作的.你真当它是单片机哪样编程.

zkf0100007

begin是关键字 ,一步步来吧 ,语法搞清楚再说

brahen

先搞清楚语法，其次，repeat是不能综合的！必然出错。

freud

呃，鼓励一下楼主